JPH05264659A - 遅延時間発生制御回路 - Google Patents
遅延時間発生制御回路Info
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- JPH05264659A JPH05264659A JP4063796A JP6379692A JPH05264659A JP H05264659 A JPH05264659 A JP H05264659A JP 4063796 A JP4063796 A JP 4063796A JP 6379692 A JP6379692 A JP 6379692A JP H05264659 A JPH05264659 A JP H05264659A
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- JP
- Japan
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- delay time
- control circuit
- oscillator
- restartable
- signal
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Abstract
(57)【要約】
【目的】 遅延時間の分解能が小さく、しかも大きな遅
延時間を制御する場合にも、精度の劣化あるいは使用素
子数の大幅な増加を来さない、高精度で小型な遅延時間
発生制御回路を提供することを目的とする。 【構成】 信号入力手段ＳIN、発振周期が調整可能なリ
スタータブルオシレータ７を含む第１の遅延時間分解能
を有する第１の遅延時間発生手段２と第１の遅延時間分
解能より小さい第２の遅延時間分解能を有する第２の遅
延時間発生手段３及び入力信号に対して所定の遅延時間
を持った信号を出力する遅延信号出力手段ＤＳOUTとか
ら構成されている遅延時間発生制御回路。
延時間を制御する場合にも、精度の劣化あるいは使用素
子数の大幅な増加を来さない、高精度で小型な遅延時間
発生制御回路を提供することを目的とする。 【構成】 信号入力手段ＳIN、発振周期が調整可能なリ
スタータブルオシレータ７を含む第１の遅延時間分解能
を有する第１の遅延時間発生手段２と第１の遅延時間分
解能より小さい第２の遅延時間分解能を有する第２の遅
延時間発生手段３及び入力信号に対して所定の遅延時間
を持った信号を出力する遅延信号出力手段ＤＳOUTとか
ら構成されている遅延時間発生制御回路。
Description
【０００１】
【産業上の利用分野】本発明は、遅延時間発生制御回路
に関するものであり、更に詳しくは、電子ビーム装置あ
るいは光ビームサンプリング装置等の半導体集積回路試
験装置に使用される遅延時間発生制御回路のように外部
から入力されるトリガ信号をプログラマブルに遅延した
出力を発生する遅延時間発生制御回路に関するものであ
る。
に関するものであり、更に詳しくは、電子ビーム装置あ
るいは光ビームサンプリング装置等の半導体集積回路試
験装置に使用される遅延時間発生制御回路のように外部
から入力されるトリガ信号をプログラマブルに遅延した
出力を発生する遅延時間発生制御回路に関するものであ
る。
【０００２】
【従来の技術】従来、電子ビーム装置あるいは光ビーム
サンプリング装置等の半導体集積回路試験装置の遅延時
間発生部はアナログ的なランプ波形を発生するワンショ
ット回路とアナログ・コンパレータを用いた方式、ある
いは、互いに遅延時間の異なる複数の遅延線路を複数個
並列に接続し、どの遅延線路を信号が通るかを選択する
ことにより所定の遅延時間を得る方式を採用しており、
更に、必要に応じてこれらの遅延時間発生回路を直列に
継続接続して使用しているこのような従来の方式では、
遅延時間の分解能を小さくし、しかも大きな遅延時間を
制御しようとすると、精度が悪くなり、また、使用素子
数の増加により物理的なサイズも大きくなるという欠点
を有していた。
サンプリング装置等の半導体集積回路試験装置の遅延時
間発生部はアナログ的なランプ波形を発生するワンショ
ット回路とアナログ・コンパレータを用いた方式、ある
いは、互いに遅延時間の異なる複数の遅延線路を複数個
並列に接続し、どの遅延線路を信号が通るかを選択する
ことにより所定の遅延時間を得る方式を採用しており、
更に、必要に応じてこれらの遅延時間発生回路を直列に
継続接続して使用しているこのような従来の方式では、
遅延時間の分解能を小さくし、しかも大きな遅延時間を
制御しようとすると、精度が悪くなり、また、使用素子
数の増加により物理的なサイズも大きくなるという欠点
を有していた。
【０００３】
【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題を解決し、遅延時間の分解能が小
さく、しかも大きな遅延時間を制御する場合にも、精度
の劣化あるいは使用素子数の大幅な増加を来さない、高
精度で小型な遅延時間発生制御回路を提供することを目
的とする。
従来技術に於ける問題を解決し、遅延時間の分解能が小
さく、しかも大きな遅延時間を制御する場合にも、精度
の劣化あるいは使用素子数の大幅な増加を来さない、高
精度で小型な遅延時間発生制御回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、信号入力手段、発振周期が調整
可能なリスタータブルオシレータを含む第１の遅延時間
分解能を有する第１の遅延時間発生手段と第１の遅延時
間分解能より小さい第２の遅延時間分解能を有する第２
の遅延時間発生手段及び入力信号に対して所定の遅延時
間を持った信号を出力する遅延信号出力手段とから構成
されている遅延時間発生制御回路である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、信号入力手段、発振周期が調整
可能なリスタータブルオシレータを含む第１の遅延時間
分解能を有する第１の遅延時間発生手段と第１の遅延時
間分解能より小さい第２の遅延時間分解能を有する第２
の遅延時間発生手段及び入力信号に対して所定の遅延時
間を持った信号を出力する遅延信号出力手段とから構成
されている遅延時間発生制御回路である。
【０００５】
【作用】即ち、本発明に係る遅延時間発生制御回路に於
いては、上記した様な技術構成を採用しているので、先
ず最初に比較的分解能の大きい遅延時間、即ちラフな遅
延時間（第１の遅延時間）を発生させておき、次いで、
該ラフな遅延時間の中で、該第１の遅延時間よりも小さ
い分解能を有する短い遅延時間、即ちファインな遅延時
間を発生させる事により、効率的に所定の精度が高く且
つ微少な間隔の遅延時間を容易に然も簡易な回路構成で
うる事が出来るものである。
いては、上記した様な技術構成を採用しているので、先
ず最初に比較的分解能の大きい遅延時間、即ちラフな遅
延時間（第１の遅延時間）を発生させておき、次いで、
該ラフな遅延時間の中で、該第１の遅延時間よりも小さ
い分解能を有する短い遅延時間、即ちファインな遅延時
間を発生させる事により、効率的に所定の精度が高く且
つ微少な間隔の遅延時間を容易に然も簡易な回路構成で
うる事が出来るものである。
【０００６】更に、本発明に於ける該遅延時間発生制御
回路に於いては、該第１の遅延時間を発生させる第１の
遅延時間発生手段に於いて、該第１の遅延時間発生手段
に負える発振回路の発振周期を監視して、該発振周期を
予め定められた所定の周期に固定される様に較正を行う
較正系を有しているので、発生される遅延時間は、極め
て正確である。
回路に於いては、該第１の遅延時間を発生させる第１の
遅延時間発生手段に於いて、該第１の遅延時間発生手段
に負える発振回路の発振周期を監視して、該発振周期を
予め定められた所定の周期に固定される様に較正を行う
較正系を有しているので、発生される遅延時間は、極め
て正確である。
【０００７】本発明の構成をより具体的に説明すると、
例えば、電圧可変型遅延素子をループに含むリスタータ
ブル・オシレータとカウンタを用いてラフな遅延時間を
発生し、後段にファインの遅延時間発生部を付加する遅
延時間発生制御方式を採用し、該リスタータブル・オシ
レータの発振周期を高精度な周波数カウンタ等の周期測
定手段によって監視し、その監視結果に基づいてリスタ
ータブル・オシレータのループ中の電圧可変型遅延素子
を所定の周期に維持される様に制御するものであり、そ
れにより、安定で高精度、広遅延範囲の遅延時間を発生
させる事が可能となるのである。
例えば、電圧可変型遅延素子をループに含むリスタータ
ブル・オシレータとカウンタを用いてラフな遅延時間を
発生し、後段にファインの遅延時間発生部を付加する遅
延時間発生制御方式を採用し、該リスタータブル・オシ
レータの発振周期を高精度な周波数カウンタ等の周期測
定手段によって監視し、その監視結果に基づいてリスタ
ータブル・オシレータのループ中の電圧可変型遅延素子
を所定の周期に維持される様に制御するものであり、そ
れにより、安定で高精度、広遅延範囲の遅延時間を発生
させる事が可能となるのである。
【０００８】
【実施例】以下に、本発明に係る遅延時間発生制御回路
の具体例を図面を参照しながら詳細に説明する。図１
は、本発明に係る遅延時間発生制御回路の一具体例の構
成を示すブロックダイアグラムであり、図中、信号入力
手段ＳIN、発振周期が調整可能なリスタータブルオシレ
ータ７を含む第１の遅延時間分解能を有する第１の遅延
時間発生手段２と第１の遅延時間分解能より小さい第２
の遅延時間分解能を有する第２の遅延時間発生手段３及
び入力信号に対して所定の遅延時間を持った信号を出力
する遅延信号出力手段ＤＳOUTとから構成されている遅
延時間発生制御回路１が示されている。
の具体例を図面を参照しながら詳細に説明する。図１
は、本発明に係る遅延時間発生制御回路の一具体例の構
成を示すブロックダイアグラムであり、図中、信号入力
手段ＳIN、発振周期が調整可能なリスタータブルオシレ
ータ７を含む第１の遅延時間分解能を有する第１の遅延
時間発生手段２と第１の遅延時間分解能より小さい第２
の遅延時間分解能を有する第２の遅延時間発生手段３及
び入力信号に対して所定の遅延時間を持った信号を出力
する遅延信号出力手段ＤＳOUTとから構成されている遅
延時間発生制御回路１が示されている。
【０００９】本発明に於いて使用される該リスタータブ
ルオシレータ７は、リトリガラブルオシレータとも称さ
れるもので有って、通常は、テストトリガが入力される
事により該リスタータブルオシレータ７内に設けられた
発振装置が発振を継続し、所定の周期のパルス信号を出
力するものであるが、該遅延時間発生制御回路１に外部
の機器類が接続され、当該外部機器より該遅延時間発生
制御回路１に外部トリガが入力されると、該第１の遅延
時間発生手段２は、それまで発生させていたパルス信号
を一旦停止させ、該外部トリガに応答して、該外部トリ
ガパルスの位相に同期した位相を以て再発振を開始する
機能を有しているものである事が好ましい。
ルオシレータ７は、リトリガラブルオシレータとも称さ
れるもので有って、通常は、テストトリガが入力される
事により該リスタータブルオシレータ７内に設けられた
発振装置が発振を継続し、所定の周期のパルス信号を出
力するものであるが、該遅延時間発生制御回路１に外部
の機器類が接続され、当該外部機器より該遅延時間発生
制御回路１に外部トリガが入力されると、該第１の遅延
時間発生手段２は、それまで発生させていたパルス信号
を一旦停止させ、該外部トリガに応答して、該外部トリ
ガパルスの位相に同期した位相を以て再発振を開始する
機能を有しているものである事が好ましい。
【００１０】その為、本発明に係る具体例に於いては、
該信号入力手段ＳINの後に演算制御回路４から出力され
るテストトリガ（ＴＥＳＴ）と外部トリガとを選択的に
該遅延時間発生制御回路１内に取り込む為のトリガ選択
回路５が設けられており、該トリガ選択回路５は例えば
該演算制御回路４から適宜の指令を受けて所定のトリガ
パルスを選択する。
該信号入力手段ＳINの後に演算制御回路４から出力され
るテストトリガ（ＴＥＳＴ）と外部トリガとを選択的に
該遅延時間発生制御回路１内に取り込む為のトリガ選択
回路５が設けられており、該トリガ選択回路５は例えば
該演算制御回路４から適宜の指令を受けて所定のトリガ
パルスを選択する。
【００１１】更に、本発明の具体例に於いては、該トリ
ガ選択回路５と該リスタータブルオシレータ７との間
に、外部トリガの入力に応答して所定の幅に設定された
トリガパルス信号を発生させるパルス幅制限手段６が設
けられているものである。該パルス幅制限手段６で発生
されるトリガパルスは、該リスタータブルオシレータに
於いて発生されている所定の周期を持ったパルスを一時
的に停止させ、当該外部トリガと同期して該パルスがリ
スタートしうる様な幅に設定されている事が望ましい。
ガ選択回路５と該リスタータブルオシレータ７との間
に、外部トリガの入力に応答して所定の幅に設定された
トリガパルス信号を発生させるパルス幅制限手段６が設
けられているものである。該パルス幅制限手段６で発生
されるトリガパルスは、該リスタータブルオシレータに
於いて発生されている所定の周期を持ったパルスを一時
的に停止させ、当該外部トリガと同期して該パルスがリ
スタートしうる様な幅に設定されている事が望ましい。
【００１２】該パルス幅制限回路６はトリガ選択回路５
から送られたトリガ信号を一定のパルス幅にする部分で
ある。このパルス幅は次段のリスタータブルオシレータ
７の発振周期よりも大きな一定値となるように決められ
る。本発明に係る該第１の遅延時間発生手段２を構成す
る該リスタータブルオシレータ７は、その内部に電圧可
変型発振手段、例えば電圧可変型遅延素子を有している
事が望ましく、それにより、該リスタータブルオシレー
タを用いてその周期が所定の周波数に調整されるもので
ある。
から送られたトリガ信号を一定のパルス幅にする部分で
ある。このパルス幅は次段のリスタータブルオシレータ
７の発振周期よりも大きな一定値となるように決められ
る。本発明に係る該第１の遅延時間発生手段２を構成す
る該リスタータブルオシレータ７は、その内部に電圧可
変型発振手段、例えば電圧可変型遅延素子を有している
事が望ましく、それにより、該リスタータブルオシレー
タを用いてその周期が所定の周波数に調整されるもので
ある。
【００１３】更に、本発明に係る該第１の遅延時間発生
手段２の 該リスタータブルオシレータ７は、周波数カ
ウンタ９、デジタル／アナログ変換手段８等をさらに含
んだ、リスタータブルオシレータの周期の較正回路系２
０を形成している。較正回路系２０は、該リスタータブ
ルオシレータ７の発振周期が温度の変化等により、変動
する可能性があるので、該リスタータブルオシレータ７
の周期を周波数カウンタ９でモニターして、その結果を
例えば演算制御処理手段４の適宜のメモリに設けられて
設定周波数と比較して、該周波数カウンタ１０の出力値
と該設定周波数とが相違すれば、その差分に応じた電圧
を発生させ、デジタル／アナログ変換手段８を介してリ
スタータブルオシレータ７にフィードバックさせる様に
構成されている。
手段２の 該リスタータブルオシレータ７は、周波数カ
ウンタ９、デジタル／アナログ変換手段８等をさらに含
んだ、リスタータブルオシレータの周期の較正回路系２
０を形成している。較正回路系２０は、該リスタータブ
ルオシレータ７の発振周期が温度の変化等により、変動
する可能性があるので、該リスタータブルオシレータ７
の周期を周波数カウンタ９でモニターして、その結果を
例えば演算制御処理手段４の適宜のメモリに設けられて
設定周波数と比較して、該周波数カウンタ１０の出力値
と該設定周波数とが相違すれば、その差分に応じた電圧
を発生させ、デジタル／アナログ変換手段８を介してリ
スタータブルオシレータ７にフィードバックさせる様に
構成されている。
【００１４】又、本発明に係る該遅延時間発生制御回路
１に於いては、上記した様に、該第１の遅延時間発生手
段２は、更に該リスタータブルオシレータ７からの出力
パルスをカウントするカウンタ１０と、該カウンタ１０
からのカウント値を予め定められた所定の値と比較し
て、該カウント値が該所定の値と一致した時に第１の遅
延時間検出信号を発生するデジタルコンパレータ等から
構成される第１の遅延時間検出信号発生手段１１と、該
第１の遅延時間検出信号に応答して、該リスタータブル
オシレータ７から出力される出力パルスとの論理積を出
力する第１の遅延時間設定手段１２とを有している。
１に於いては、上記した様に、該第１の遅延時間発生手
段２は、更に該リスタータブルオシレータ７からの出力
パルスをカウントするカウンタ１０と、該カウンタ１０
からのカウント値を予め定められた所定の値と比較し
て、該カウント値が該所定の値と一致した時に第１の遅
延時間検出信号を発生するデジタルコンパレータ等から
構成される第１の遅延時間検出信号発生手段１１と、該
第１の遅延時間検出信号に応答して、該リスタータブル
オシレータ７から出力される出力パルスとの論理積を出
力する第１の遅延時間設定手段１２とを有している。
【００１５】従って、本発明に於いては、該第１の遅延
時間検出信号と該リスタータブルオシレータ７から出力
される出力パルスは論理積がとられて、第１の遅延時間
設定データに相当する時間だけ遅れたパルスのみが後述
する第２の遅延時間発生手段３に送られ、演算制御回路
で指定された第２の遅延時間設定データに相当する時間
分遅れて最終的な遅延信号を出力する。
時間検出信号と該リスタータブルオシレータ７から出力
される出力パルスは論理積がとられて、第１の遅延時間
設定データに相当する時間だけ遅れたパルスのみが後述
する第２の遅延時間発生手段３に送られ、演算制御回路
で指定された第２の遅延時間設定データに相当する時間
分遅れて最終的な遅延信号を出力する。
【００１６】処で、本発明に係る遅延時間発生制御回路
に用いられる該第２の遅延時間発生手段３は、該第１の
遅延時間発生手段２と接続されており、且つ該第１の遅
延時間発生手段２で発生可能な遅延時間分解能よりも小
さな遅延時間分解能を持ち、第１の遅延時間発生手段２
の遅延時間分解能の範囲で遅延時間を任意に設定出来る
様に構成されている事が好ましく、又その構成は特に限
定されるものではなく、上記した従来使用されている遅
延時間発生手段であれば如何なる構成のものでも採用す
る事が可能である。
に用いられる該第２の遅延時間発生手段３は、該第１の
遅延時間発生手段２と接続されており、且つ該第１の遅
延時間発生手段２で発生可能な遅延時間分解能よりも小
さな遅延時間分解能を持ち、第１の遅延時間発生手段２
の遅延時間分解能の範囲で遅延時間を任意に設定出来る
様に構成されている事が好ましく、又その構成は特に限
定されるものではなく、上記した従来使用されている遅
延時間発生手段であれば如何なる構成のものでも採用す
る事が可能である。
【００１７】本発明によれば、ラフな遅延時間発生部と
ファインな遅延時間発生部に分け、ラフな遅延時間発生
部はリスタータブル電圧制御発振回路とカウンタおよび
コンパレータによって構成しているため大きな遅延時間
を得るためにはカウンタの桁数を増やすだけで良く、同
じ大きな遅延時間を得ようとした場合に、従来と比べ大
幅に物理的サイズを小さくできる。
ファインな遅延時間発生部に分け、ラフな遅延時間発生
部はリスタータブル電圧制御発振回路とカウンタおよび
コンパレータによって構成しているため大きな遅延時間
を得るためにはカウンタの桁数を増やすだけで良く、同
じ大きな遅延時間を得ようとした場合に、従来と比べ大
幅に物理的サイズを小さくできる。
【００１８】以下に、上記した本発明に係る遅延時間発
生制御回路のより詳細な回路構成を図２を参照しながら
説明する。図２に於いて、図１と同一部材に対しては図
１と同一の符号が付されている。トリガ選択回路５は、
マルチプレクサであり、該トリガ選択回路５には演算制
御回路４からおくられるTESTトリガと外部トリガが入力
されており、演算制御回路４によってトリガ選択信号を
切り換えることによりどちらのトリガを有効にするかを
選択することができる。
生制御回路のより詳細な回路構成を図２を参照しながら
説明する。図２に於いて、図１と同一部材に対しては図
１と同一の符号が付されている。トリガ選択回路５は、
マルチプレクサであり、該トリガ選択回路５には演算制
御回路４からおくられるTESTトリガと外部トリガが入力
されており、演算制御回路４によってトリガ選択信号を
切り換えることによりどちらのトリガを有効にするかを
選択することができる。
【００１９】電子ビーム装置あるいは光ビームサンプリ
ング装置で実際に測定を行う時には外部トリガが選択さ
れ、この外部トリガには測定しようとする被試験体の動
作に同期したトリガ信号が入力される。パルス幅制限回
路６」は図２に示す様にＤ−フリップフロップＦＦ２、
遅延線路６１、６２、AND ゲート６４及びＮＡＮＤゲー
ト６３とで構成されており、選択されたトリガ信号を一
定のパルス幅にして出力する。このパルス幅は後段のリ
スタータブルオシレータ７がトリガ信号に同期して発振
をリスタートできるようにリスタータブルオシレータで
発生する第１の遅延時間発生手段の発振出力の周期より
もやや大きな一定幅のパルスとして出力される。この部
分では同時にＮＡＮＤゲート６３から、該第１の遅延時
間発生用カウンタのカウンタクリア信号も発生される。
ング装置で実際に測定を行う時には外部トリガが選択さ
れ、この外部トリガには測定しようとする被試験体の動
作に同期したトリガ信号が入力される。パルス幅制限回
路６」は図２に示す様にＤ−フリップフロップＦＦ２、
遅延線路６１、６２、AND ゲート６４及びＮＡＮＤゲー
ト６３とで構成されており、選択されたトリガ信号を一
定のパルス幅にして出力する。このパルス幅は後段のリ
スタータブルオシレータ７がトリガ信号に同期して発振
をリスタートできるようにリスタータブルオシレータで
発生する第１の遅延時間発生手段の発振出力の周期より
もやや大きな一定幅のパルスとして出力される。この部
分では同時にＮＡＮＤゲート６３から、該第１の遅延時
間発生用カウンタのカウンタクリア信号も発生される。
【００２０】リスタータブルオシレータ７は一定パルス
幅にされたトリガ信号が入力されるとフィードバックル
ープに挿入された遅延線路７２およびバリキャップ７１
に印加された発振周期制御電圧によって制御される一定
の周期でトリガ信号に同期して発振をリスタートする。
この第１の遅延時間発生用発振出力の周期は周波数カウ
ンタ９によって測定され、演算制御回路４を通してバリ
キャップ７１の発振周期制御電圧を変えることにより予
め設計された一定周期となるように制御される。この一
定周期は第１の遅延時間発生手段で発生する遅延時間の
時間分解能であり、この値以下の遅延の制御は後段の第
２の遅延時間発生手段が行う。
幅にされたトリガ信号が入力されるとフィードバックル
ープに挿入された遅延線路７２およびバリキャップ７１
に印加された発振周期制御電圧によって制御される一定
の周期でトリガ信号に同期して発振をリスタートする。
この第１の遅延時間発生用発振出力の周期は周波数カウ
ンタ９によって測定され、演算制御回路４を通してバリ
キャップ７１の発振周期制御電圧を変えることにより予
め設計された一定周期となるように制御される。この一
定周期は第１の遅延時間発生手段で発生する遅延時間の
時間分解能であり、この値以下の遅延の制御は後段の第
２の遅延時間発生手段が行う。
【００２１】尚、本発明に係る該遅延時間発生制御回路
に於けるリスタータブルオシレータ７の入出力の動作タ
イミング波形を図４に例示しておく。第１遅延時間発生
用カウンタ１０は第１の遅延時間発生手段の発振出力の
パルス数をカウントし、そのカウント値があらかじめ演
算制御回路４によって設定された第１遅延時間データと
一致した時にデジタルコンパレータ１１により第１遅延
時間分解能に相当するラフ遅延検出信号を発生する。
に於けるリスタータブルオシレータ７の入出力の動作タ
イミング波形を図４に例示しておく。第１遅延時間発生
用カウンタ１０は第１の遅延時間発生手段の発振出力の
パルス数をカウントし、そのカウント値があらかじめ演
算制御回路４によって設定された第１遅延時間データと
一致した時にデジタルコンパレータ１１により第１遅延
時間分解能に相当するラフ遅延検出信号を発生する。
【００２２】本発明に係る該第１の遅延時間発生用カウ
ンタ１０は、図示する様にカウンタ素子９１〜９３で構
成されている。この検出信号は、ＡＮＤゲート回路１２
でリスタータブルオシレータ７からの第１遅延時間発生
用発振出力手段と論理積をとられて、第２の遅延時間発
生手段３を構成する第２遅延時間発生回路３２およびワ
ンショット回路３１へと入力される。
ンタ１０は、図示する様にカウンタ素子９１〜９３で構
成されている。この検出信号は、ＡＮＤゲート回路１２
でリスタータブルオシレータ７からの第１遅延時間発生
用発振出力手段と論理積をとられて、第２の遅延時間発
生手段３を構成する第２遅延時間発生回路３２およびワ
ンショット回路３１へと入力される。
【００２３】本発明に於いて、この検出信号を、リスタ
ータブルオシレータ７からの第１遅延時間発生用発振出
力手段によって少し遅らせるのは、第１遅延時間検出信
号を発生させた第１遅延時間発生用カウンタの発振出力
パルスのリタイミングのためである。更に、該ワンショ
ット回路３１はパルス幅制限回路６のD-FFをリセットし
て次のトリガ信号が受け付けられるようにするためのも
のである。
ータブルオシレータ７からの第１遅延時間発生用発振出
力手段によって少し遅らせるのは、第１遅延時間検出信
号を発生させた第１遅延時間発生用カウンタの発振出力
パルスのリタイミングのためである。更に、該ワンショ
ット回路３１はパルス幅制限回路６のD-FFをリセットし
て次のトリガ信号が受け付けられるようにするためのも
のである。
【００２４】第２遅延時間発生回路３２はリスタータブ
ルオシレータ７の設計上の発振周期以下の遅延を制御す
る部分であり、演算制御回路４で設定された第２遅延時
間データだけ入力を遅延させた最終的な遅延出力信号を
出力する。この第２遅延時間発生回路３２は従来通りア
ナログ的なランプ波形を発生するワンショット回路とア
ナログ・コンパレータを用いた方式、あるいは、互いに
遅延時間の異なる複数の遅延線路を複数個並列に接続
し、どの遅延線路を信号が通るかを選択することにより
所定の遅延時間を得る方式を採用し、必要に応じてこれ
らの遅延時間発生回路が直列に継続接続される。
ルオシレータ７の設計上の発振周期以下の遅延を制御す
る部分であり、演算制御回路４で設定された第２遅延時
間データだけ入力を遅延させた最終的な遅延出力信号を
出力する。この第２遅延時間発生回路３２は従来通りア
ナログ的なランプ波形を発生するワンショット回路とア
ナログ・コンパレータを用いた方式、あるいは、互いに
遅延時間の異なる複数の遅延線路を複数個並列に接続
し、どの遅延線路を信号が通るかを選択することにより
所定の遅延時間を得る方式を採用し、必要に応じてこれ
らの遅延時間発生回路が直列に継続接続される。
【００２５】
【発明の効果】以上のように、本発明ではラフな遅延時
間発生部とファインな遅延時間発生部に分け、ラフな遅
延時間発生部はリスタータブル電圧制御発振回路とカウ
ンタおよびコンパレータによって構成しているため大き
な遅延時間を得るためにはカウンタの桁数を増やすだけ
で良く、同じ大きな遅延時間を得ようとした場合に、従
来と比べ大幅に物理的サイズを小さくできる。
間発生部とファインな遅延時間発生部に分け、ラフな遅
延時間発生部はリスタータブル電圧制御発振回路とカウ
ンタおよびコンパレータによって構成しているため大き
な遅延時間を得るためにはカウンタの桁数を増やすだけ
で良く、同じ大きな遅延時間を得ようとした場合に、従
来と比べ大幅に物理的サイズを小さくできる。
【図１】図１は、本発明に係る遅延時間発生制御回路の
構成例を示すブロックダイアグラムである。
構成例を示すブロックダイアグラムである。
【図２】図２は、図１に示される遅延時間発生制御回路
の詳細な回路構成を説明するブロックダイアグラムであ
る。
の詳細な回路構成を説明するブロックダイアグラムであ
る。
【図３】図３は、従来に於ける遅延時間発生回路の例を
示す図である。
示す図である。
【図４】図４は、本発明に於ける遅延時間発生制御回路
のリスタータブルオシレータ７の入出力の動作を説明す
るタイミング波形図である。
のリスタータブルオシレータ７の入出力の動作を説明す
るタイミング波形図である。
【符号の説明】 １…遅延時間発生制御回路 ２…第１の遅延時間発生手段 ３…第２の遅延時間発生手段 ４…演算制御手段 ５…トリガ選択手段 ６…パルス幅制限手段 ７…リスタータブルオシレータ ８…アナログ／デジタル変換器 ９…周波数カウンタ １０…第１遅延時間発生用カウンタ１０ １１…第１遅延時間検出信号発生手段 １２…第１遅延時間設定手段 ２０…較正系
Claims (10)
- 【請求項１】 信号入力手段、発振周期が調整可能なリ
スタータブルオシレータを含む第１の遅延時間分解能を
有する第１の遅延時間発生手段と第１の遅延時間分解能
より小さい第２の遅延時間分解能を有する第２の遅延時
間発生手段及び入力信号に対して所定の遅延時間を持っ
た信号を出力する遅延信号出力手段とから構成されてい
る事を特徴とする遅延時間発生制御回路。 - 【請求項２】 該第１の遅延時間発生手段を構成する該
リスタータブルオシレータは、その周期が電圧可変型発
振手段を用いて所定の周波数に調整されるものである事
を特徴とする請求項１記載の遅延時間発生制御回路。 - 【請求項３】 該リスタータブルオシレータは、周波数
カウンタ、デジタル／アナログ変換手段とをさらに含ん
で当該リスタータブルオシレータの周期の較正系を形成
している事を特徴とする請求項２記載の遅延時間発生制
御回路。 - 【請求項４】 該リスタータブルオシレータは、外部ト
リガが入力された場合に、該外部トリガ信号の入力に同
期してリスタートする様に構成されている事を特徴とす
る請求項１乃至３記載の遅延時間発生制御回路。 - 【請求項５】 該信号入力手段と該リスタータブルオシ
レータとの間に、外部トリガの入力に応答して所定の幅
に設定されたトリガパルス信号を発生させるパルス幅制
限手段が設けられている事を特徴とする請求項４記載の
遅延時間発生制御回路。 - 【請求項６】 該パルス幅制限手段で発生されるトリガ
パルスは、該リスタータブルオシレータに於いて発生さ
れている所定の周期を持ったパルスを一時的に停止さ
せ、当該外部トリガと同期して該パルスがリスタートし
うる様な幅に設定されている事を特徴とする請求項５記
載の遅延時間発生制御回路。 - 【請求項７】 該第１の遅延時間発生手段は、更に該リ
スタータブルオシレータからの出力パルスをカウントす
るカウンタと、該カウンタからのカウント値を予め定め
られた所定の値と比較して、該カウント値が該所定の値
と一致した時に第１の遅延時間検出信号を発生する第１
の遅延時間検出信号発生手段と、該第１の遅延時間検出
信号に応答して、該リスタータブルオシレータから出力
される出力パルスを出力する第１の遅延時間設定手段と
を有している事を特徴とする請求項１乃至６の何れかに
記載の遅延時間発生制御回路。 - 【請求項８】 該第２の遅延時間発生手段は、該第１の
遅延時間発生手段と接続されており、且つ該第１の遅延
時間発生手段で発生可能な遅延時間分解能よりも小さな
遅延時間分解能を有し、該第１の遅延時間発生手段の遅
延時間分解能の範囲の遅延時間を発生出来ると共に、遅
延時間を任意に設定出来る様に構成されている事を特徴
とする請求項１乃至７記載の遅延時間発生制御回路。 - 【請求項９】 該第１の遅延時間発生手段の該信号入力
手段には、該外部トリガの他に該第１の遅延時間発生手
段の機能を判別する為のテストトリガが入力されるもの
である事を特徴とする請求項１記載の遅延時間発生制御
回路。 - 【請求項１０】 該信号入力手段には、該テストトリガ
と該外部トリガとを選択して該第１の遅延時間発生手段
に供給する為のトリガ選択手段が設けられている事を特
徴とする請求項９記載の遅延時間発生制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063796A JPH05264659A (ja) | 1992-03-19 | 1992-03-19 | 遅延時間発生制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063796A JPH05264659A (ja) | 1992-03-19 | 1992-03-19 | 遅延時間発生制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05264659A true JPH05264659A (ja) | 1993-10-12 |
Family
ID=13239703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063796A Withdrawn JPH05264659A (ja) | 1992-03-19 | 1992-03-19 | 遅延時間発生制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05264659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002071767A (ja) * | 2000-08-31 | 2002-03-12 | Advantest Corp | タイミング発生器及び半導体試験装置 |
| JP2009133746A (ja) * | 2007-11-30 | 2009-06-18 | Yokogawa Electric Corp | 波形発生装置及び半導体試験装置 |
-
1992
- 1992-03-19 JP JP4063796A patent/JPH05264659A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002071767A (ja) * | 2000-08-31 | 2002-03-12 | Advantest Corp | タイミング発生器及び半導体試験装置 |
| JP2009133746A (ja) * | 2007-11-30 | 2009-06-18 | Yokogawa Electric Corp | 波形発生装置及び半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |