JPH05265939A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH05265939A JPH05265939A JP4064985A JP6498592A JPH05265939A JP H05265939 A JPH05265939 A JP H05265939A JP 4064985 A JP4064985 A JP 4064985A JP 6498592 A JP6498592 A JP 6498592A JP H05265939 A JPH05265939 A JP H05265939A
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- Japan
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- data
- buffer memory
- signal
- error
- circuit
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Human Computer Interaction (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】この発明は、１つのデータバッファメモリ１４
で良く、装置内の回路基板に占める面積、コスト面での
問題を解決することができることを目的とする。 【構成】この発明のデータ転送装置は、１つのデータバ
ッファメモリ１４を時分割に用いて、ホストコンピュー
タ２とデータバッファメモリ１４とのデータ転送と、光
ディスク１０とデータバッファメモリ１４とのデータ転
送を行うようにしたものである。
で良く、装置内の回路基板に占める面積、コスト面での
問題を解決することができることを目的とする。 【構成】この発明のデータ転送装置は、１つのデータバ
ッファメモリ１４を時分割に用いて、ホストコンピュー
タ２とデータバッファメモリ１４とのデータ転送と、光
ディスク１０とデータバッファメモリ１４とのデータ転
送を行うようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、記録するデータをホ
ストコンピュータから記録媒体としての光ディスクに転
送したり、あるいは光ディスクから再生したデータをホ
ストコンピュータに転送するデータ転送装置に関する。
ストコンピュータから記録媒体としての光ディスクに転
送したり、あるいは光ディスクから再生したデータをホ
ストコンピュータに転送するデータ転送装置に関する。
【０００２】
【従来の技術】光ディスク装置等の記録再生装置では、
ホストコンピュータからの光ディスクへ記録するための
データや、光ディスクから再生したデータを一時的に保
存するデータバッファメモリを持っている。
ホストコンピュータからの光ディスクへ記録するための
データや、光ディスクから再生したデータを一時的に保
存するデータバッファメモリを持っている。
【０００３】しかし、従来はダブルバッファ構成をと
り、ある期間は、一方のデータバッファメモリがホスト
コンピュータとのデータ送受に使用され、他方のデータ
バッファメモリが光ディスクとのデータ送受に使用さ
れ、次の期間は、この反対のデータ送受に各データバッ
ファメモリを使用している。したがって、偶数個（最低
２個）のデータバッファメモリを持っている。従来の記
録再生装置には、データバッファメモリとして最低２個
のメモリを必要とし、装置内の回路基板に占める面積、
コスト面で大きな問題となる。
り、ある期間は、一方のデータバッファメモリがホスト
コンピュータとのデータ送受に使用され、他方のデータ
バッファメモリが光ディスクとのデータ送受に使用さ
れ、次の期間は、この反対のデータ送受に各データバッ
ファメモリを使用している。したがって、偶数個（最低
２個）のデータバッファメモリを持っている。従来の記
録再生装置には、データバッファメモリとして最低２個
のメモリを必要とし、装置内の回路基板に占める面積、
コスト面で大きな問題となる。
【０００４】特に、記録再生装置の超小形化／低コスト
／データバッファメモリの大容量化が必要とされる現在
において、高価格のメモリを数多く使用することは困難
である。
／データバッファメモリの大容量化が必要とされる現在
において、高価格のメモリを数多く使用することは困難
である。
【０００５】また、ホストコンピュータとデータバッフ
ァメモリとのインターフェースを通してのデータ転送で
は、インターフェースの特性上その転送速度には上限が
ある。さらに、光ディスクからデータバッファメモリへ
のデータ転送では、光ディスクの回転数や記録密度によ
り、その転送速度には上限がある。
ァメモリとのインターフェースを通してのデータ転送で
は、インターフェースの特性上その転送速度には上限が
ある。さらに、光ディスクからデータバッファメモリへ
のデータ転送では、光ディスクの回転数や記録密度によ
り、その転送速度には上限がある。
【０００６】
【発明が解決しようとする課題】この発明は、上記した
ように、データバッファメモリとして最低２個のメモリ
を必要とし、装置内の回路基板に占める面積、コスト面
で大きな問題となるという欠点を除去するもので、１つ
のデータバッファメモリで良く、装置内の回路基板に占
める面積、コスト面での問題を解決することができるデ
ータ転送装置を提供することを目的とする。
ように、データバッファメモリとして最低２個のメモリ
を必要とし、装置内の回路基板に占める面積、コスト面
で大きな問題となるという欠点を除去するもので、１つ
のデータバッファメモリで良く、装置内の回路基板に占
める面積、コスト面での問題を解決することができるデ
ータ転送装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明のデータ転送装
置は、第１の装置から転送されるデータを記憶し、この
記憶されているデータを第２の装置に転送するものにお
いて、１つのデータバッファメモリ、およびこの１つの
データバッファメモリを時分割に用いて、上記第１の装
置から転送されるデータの記憶とこの記憶されているデ
ータを上記第２の装置に転送する転送手段から構成され
ている。
置は、第１の装置から転送されるデータを記憶し、この
記憶されているデータを第２の装置に転送するものにお
いて、１つのデータバッファメモリ、およびこの１つの
データバッファメモリを時分割に用いて、上記第１の装
置から転送されるデータの記憶とこの記憶されているデ
ータを上記第２の装置に転送する転送手段から構成され
ている。
【０００８】この発明のデータ転送装置は、第１の装置
から転送されるデータを記憶し、この記憶されているデ
ータを第２の装置に転送するものにおいて、上記第１の
装置から転送されるデータを受入れる受入手段、データ
を記憶する１つのデータバッファメモリ、このデータバ
ッファメモリのデータを上記第２の装置に出力する出力
手段、および上記１つのデータバッファメモリを時分割
に用いて、上記受入手段で受入れたデータの記憶とこの
記憶されているデータの上記出力手段による出力とを制
御する制御手段から構成されている。
から転送されるデータを記憶し、この記憶されているデ
ータを第２の装置に転送するものにおいて、上記第１の
装置から転送されるデータを受入れる受入手段、データ
を記憶する１つのデータバッファメモリ、このデータバ
ッファメモリのデータを上記第２の装置に出力する出力
手段、および上記１つのデータバッファメモリを時分割
に用いて、上記受入手段で受入れたデータの記憶とこの
記憶されているデータの上記出力手段による出力とを制
御する制御手段から構成されている。
【０００９】この発明のデータ転送装置は、第１の装置
から転送されるデータを記憶し、この記憶されているデ
ータを第２の装置に転送するものにおいて、上記第１の
装置から転送されるデータを受入れる受入手段、データ
を記憶する１つのデータバッファメモリ、このデータバ
ッファメモリのデータの誤りを判定する判定手段、この
判定手段によりデータの誤りを判定した際に、上記デー
タバッファメモリのデータの誤り訂正を行う誤り訂正手
段、上記データバッファメモリのデータを上記第２の装
置に出力する出力手段、および上記１つのデータバッフ
ァメモリを時分割に用いて、上記受入手段で受入れたデ
ータの記憶、この記憶されているデータの誤りが上記判
定手段により判定された際の上記誤り訂正手段による誤
り訂正、上記記憶されているデータの上記出力手段によ
る出力とを制御する制御手段から構成されている。
から転送されるデータを記憶し、この記憶されているデ
ータを第２の装置に転送するものにおいて、上記第１の
装置から転送されるデータを受入れる受入手段、データ
を記憶する１つのデータバッファメモリ、このデータバ
ッファメモリのデータの誤りを判定する判定手段、この
判定手段によりデータの誤りを判定した際に、上記デー
タバッファメモリのデータの誤り訂正を行う誤り訂正手
段、上記データバッファメモリのデータを上記第２の装
置に出力する出力手段、および上記１つのデータバッフ
ァメモリを時分割に用いて、上記受入手段で受入れたデ
ータの記憶、この記憶されているデータの誤りが上記判
定手段により判定された際の上記誤り訂正手段による誤
り訂正、上記記憶されているデータの上記出力手段によ
る出力とを制御する制御手段から構成されている。
【００１０】
【作用】この発明は、上記のような構成において、第１
の装置から転送されるデータを記憶し、この記憶されて
いるデータを第２の装置に転送するものにおいて、１つ
のデータバッファメモリを設け、この１つのデータバッ
ファメモリを時分割に用いて、上記第１の装置から転送
されるデータの記憶とこの記憶されているデータを上記
第２の装置に転送するようにしたものである。
の装置から転送されるデータを記憶し、この記憶されて
いるデータを第２の装置に転送するものにおいて、１つ
のデータバッファメモリを設け、この１つのデータバッ
ファメモリを時分割に用いて、上記第１の装置から転送
されるデータの記憶とこの記憶されているデータを上記
第２の装置に転送するようにしたものである。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は光ディスクにデータを記憶した
り、光ディスクに記憶されているデータを再生する記録
再生システムの構成を示すブロック図である。
照して説明する。図１は光ディスクにデータを記憶した
り、光ディスクに記憶されているデータを再生する記録
再生システムの構成を示すブロック図である。
【００１２】図１において、この記録再生システムは、
この発明のデータ転送装置を有する光ディスク装置（記
録再生装置）１と記録するデータを出力したり、再生し
たデータを受入れるホストコンピュータ２から構成され
ている。
この発明のデータ転送装置を有する光ディスク装置（記
録再生装置）１と記録するデータを出力したり、再生し
たデータを受入れるホストコンピュータ２から構成され
ている。
【００１３】光ディスク装置１は、光ディスク１０にデ
ータを記録したり、あるいは光ディスク１０に記録され
ているデータを再生する記録再生部１１、光ディスク装
置１の全体を制御するＣＰＵ１２、ホストコンピュータ
２用のインターフェース回路１３、記録するデータや再
生したデータや誤り訂正がなされたデータ等が記憶され
るデータバッファメモリ１４、データバッファメモリ１
４に記憶された再生データに対してこの再生データとと
もに再生されたチェックコードを用いて誤りの有無を判
定し、その誤りの訂正を行う誤り／訂正回路１５、記録
再生部１１から供給される光ディスク１０からの再生デ
ータを１バイト（８ビット）のパラレルデータに変換し
たり、タイミング調停回路１７からの記録データをシリ
アルデータに変換するシリアル−パラレル変換回路１
６、および各部にタイミング信号を出力するタイミング
調停回路１７によって構成されている。
ータを記録したり、あるいは光ディスク１０に記録され
ているデータを再生する記録再生部１１、光ディスク装
置１の全体を制御するＣＰＵ１２、ホストコンピュータ
２用のインターフェース回路１３、記録するデータや再
生したデータや誤り訂正がなされたデータ等が記憶され
るデータバッファメモリ１４、データバッファメモリ１
４に記憶された再生データに対してこの再生データとと
もに再生されたチェックコードを用いて誤りの有無を判
定し、その誤りの訂正を行う誤り／訂正回路１５、記録
再生部１１から供給される光ディスク１０からの再生デ
ータを１バイト（８ビット）のパラレルデータに変換し
たり、タイミング調停回路１７からの記録データをシリ
アルデータに変換するシリアル−パラレル変換回路１
６、および各部にタイミング信号を出力するタイミング
調停回路１７によって構成されている。
【００１４】タイミング調停回路１７は、図２に示すよ
うに、アンド回路、オア回路、ラッチ回路等の論理回路
により構成され、種々のタイミング信号を出力するタイ
ミング調停部２１、データを転送するゲートとして用い
られるバッファ２２、２３、２４、２５、および各部を
接続するデータバス３１、３２、３３、３４、３５によ
って構成されている。また、上記各部は種々の信号線に
よって接続されている。上記各部を接続する種々の信号
線とデータバス３１、…について、図２を用いて説明す
る。
うに、アンド回路、オア回路、ラッチ回路等の論理回路
により構成され、種々のタイミング信号を出力するタイ
ミング調停部２１、データを転送するゲートとして用い
られるバッファ２２、２３、２４、２５、および各部を
接続するデータバス３１、３２、３３、３４、３５によ
って構成されている。また、上記各部は種々の信号線に
よって接続されている。上記各部を接続する種々の信号
線とデータバス３１、…について、図２を用いて説明す
る。
【００１５】すなわち、タイミング調停部２１には、図
示しない発振回路からのサイクルクロック信号ＣＹ−Ｃ
ＬＫ、サイクルエンド信号ＣＹ−ＥＮＤと、ＣＰＵ１２
からのチップセレクト信号ＣＰＵ−ＣＳ、リード信号Ｃ
ＰＵ−ＲＤ、ライト信号ＣＰＵ−ＷＲと、インターフェ
ース回路１３からのデータ送受要求信号Ｉ／Ｆ−ＲＥＱ
と、誤り／訂正回路１５からのデータ送受要求信号ＥＣ
Ｃ−ＲＥＱと、シリアル−パラレル変換回路１６からの
データ送受要求信号Ｓ／Ｐ−ＲＥＱとが供給されてい
る。
示しない発振回路からのサイクルクロック信号ＣＹ−Ｃ
ＬＫ、サイクルエンド信号ＣＹ−ＥＮＤと、ＣＰＵ１２
からのチップセレクト信号ＣＰＵ−ＣＳ、リード信号Ｃ
ＰＵ−ＲＤ、ライト信号ＣＰＵ−ＷＲと、インターフェ
ース回路１３からのデータ送受要求信号Ｉ／Ｆ−ＲＥＱ
と、誤り／訂正回路１５からのデータ送受要求信号ＥＣ
Ｃ−ＲＥＱと、シリアル−パラレル変換回路１６からの
データ送受要求信号Ｓ／Ｐ−ＲＥＱとが供給されてい
る。
【００１６】タイミング調停部２１からは、待機（レデ
ィ）信号ＣＰＵ−ＲＤＹがＣＰＵ１２へ出力され、リー
ド信号Ｉ／Ｆ−ＲＤとライト信号Ｉ／Ｆ−ＷＲと応答信
号Ｉ／Ｆ−ＡＣＫとがインターフェース回路１３へ出力
され、リード信号ＢＦ−ＲＤとライト信号ＢＦ−ＷＲと
チップセレクト信号ＢＦ−ＣＳとがデータバッファメモ
リ１４へ出力され、リード信号ＥＣＣ−ＲＤとライト信
号ＥＣＣ−ＷＲと応答信号ＥＣＣ−ＡＣＫとが誤り／訂
正回路１５へ出力され、応答信号Ｓ／Ｐ−ＡＣＫと方向
（ディレクション）信号Ｓ／Ｐ−ＤＩＲとがシリアル−
パラレル変換回路１６へ出力され、方向信号ＣＰＵ−Ｄ
ＩＲがバッファ２２へ出力され、方向信号Ｉ／Ｆ−ＤＩ
Ｒがバッファ２３へ出力され、方向信号ＥＣＣ−ＤＩＲ
がバッファ２４へ出力され、方向信号Ｓ／Ｐ−ＤＩＲが
バッファ２５へ出力されている。
ィ）信号ＣＰＵ−ＲＤＹがＣＰＵ１２へ出力され、リー
ド信号Ｉ／Ｆ−ＲＤとライト信号Ｉ／Ｆ−ＷＲと応答信
号Ｉ／Ｆ−ＡＣＫとがインターフェース回路１３へ出力
され、リード信号ＢＦ−ＲＤとライト信号ＢＦ−ＷＲと
チップセレクト信号ＢＦ−ＣＳとがデータバッファメモ
リ１４へ出力され、リード信号ＥＣＣ−ＲＤとライト信
号ＥＣＣ−ＷＲと応答信号ＥＣＣ−ＡＣＫとが誤り／訂
正回路１５へ出力され、応答信号Ｓ／Ｐ−ＡＣＫと方向
（ディレクション）信号Ｓ／Ｐ−ＤＩＲとがシリアル−
パラレル変換回路１６へ出力され、方向信号ＣＰＵ−Ｄ
ＩＲがバッファ２２へ出力され、方向信号Ｉ／Ｆ−ＤＩ
Ｒがバッファ２３へ出力され、方向信号ＥＣＣ−ＤＩＲ
がバッファ２４へ出力され、方向信号Ｓ／Ｐ−ＤＩＲが
バッファ２５へ出力されている。
【００１７】また、タイミング調停部２１からのゲート
信号ＣＰＵ−Ｇがバッファ２２へ出力され、応答信号Ｉ
／Ｆ−ＡＣＫがゲート信号としてバッファ２３へ出力さ
れ、応答信号ＥＣＣ−ＡＣＫがゲート信号としてバッフ
ァ２４へ出力され、応答信号Ｓ／Ｐ−ＡＣＫがゲート信
号としてバッファ２５へ出力される。
信号ＣＰＵ−Ｇがバッファ２２へ出力され、応答信号Ｉ
／Ｆ−ＡＣＫがゲート信号としてバッファ２３へ出力さ
れ、応答信号ＥＣＣ−ＡＣＫがゲート信号としてバッフ
ァ２４へ出力され、応答信号Ｓ／Ｐ−ＡＣＫがゲート信
号としてバッファ２５へ出力される。
【００１８】また、ＣＰＵ１２とタイミング調停部２１
とバッファ２２は、データバス３１で接続され、インタ
ーフェース回路１３とバッファ２３は、データバス３２
で接続され、誤り／訂正回路１５とバッファ２４は、デ
ータバス３３で接続され、シリアル−パラレル変換回路
１６とバッファ２５は、データバス３４で接続され、デ
ータバッファメモリ１４と各バッファ２２、２３、２
４、２５とは、データバス３５で接続されている。
とバッファ２２は、データバス３１で接続され、インタ
ーフェース回路１３とバッファ２３は、データバス３２
で接続され、誤り／訂正回路１５とバッファ２４は、デ
ータバス３３で接続され、シリアル−パラレル変換回路
１６とバッファ２５は、データバス３４で接続され、デ
ータバッファメモリ１４と各バッファ２２、２３、２
４、２５とは、データバス３５で接続されている。
【００１９】タイミング調停回路１７は、ＣＰＵ１２か
らのチップセレクト信号、インターフェース回路１３、
誤り／訂正回路１５、シリアル−パラレル変換回路１６
からのデータ送受要求信号によりデータ転送が制御され
ている。この際、各信号には、優先順位（要求優先度）
が設定されており、たとえば「シリアル−パラレル変換
回路１６からのデータ送受要求信号＞誤り／訂正回路１
５からのデータ送受要求信号あるいはＣＰＵ１２からの
チップセレクト信号＞インターフェース回路１３からの
データ送受要求信号」の順になっている。
らのチップセレクト信号、インターフェース回路１３、
誤り／訂正回路１５、シリアル−パラレル変換回路１６
からのデータ送受要求信号によりデータ転送が制御され
ている。この際、各信号には、優先順位（要求優先度）
が設定されており、たとえば「シリアル−パラレル変換
回路１６からのデータ送受要求信号＞誤り／訂正回路１
５からのデータ送受要求信号あるいはＣＰＵ１２からの
チップセレクト信号＞インターフェース回路１３からの
データ送受要求信号」の順になっている。
【００２０】タイミング調停回路１７では、図３および
図４に示すように、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、上記要求優先度の高い要求に対応した調停を行う
ようになっている。
図４に示すように、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、上記要求優先度の高い要求に対応した調停を行う
ようになっている。
【００２１】つまり、各リード／ライトサイクルの終り
のタイミングで次のサイクルがどのデータ送受要求を許
可するかを決定し、この決定した要求に対応した調停を
行う。
のタイミングで次のサイクルがどのデータ送受要求を許
可するかを決定し、この決定した要求に対応した調停を
行う。
【００２２】たとえば、シリアル−パラレル変換回路１
６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給され
ている場合には、その要求の許可を決定し、シリアル−
パラレル変換回路１６からのデータ送受要求信号Ｓ／Ｐ
−ＲＥＱが供給されていない状態で、誤り／訂正回路１
５からのデータ送受要求信号ＥＣＣ−ＲＥＱあるいはＣ
ＰＵ１２からのチップセレクト信号ＣＰＵ−ＣＳが供給
されている場合には、その要求の許可を決定し、他の回
路から要求信号が供給されていない場合、インターフェ
ース回路１３からのデータ送受要求信号Ｉ／Ｆ−ＲＥＱ
に対する要求の許可を決定する。
６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給され
ている場合には、その要求の許可を決定し、シリアル−
パラレル変換回路１６からのデータ送受要求信号Ｓ／Ｐ
−ＲＥＱが供給されていない状態で、誤り／訂正回路１
５からのデータ送受要求信号ＥＣＣ−ＲＥＱあるいはＣ
ＰＵ１２からのチップセレクト信号ＣＰＵ−ＣＳが供給
されている場合には、その要求の許可を決定し、他の回
路から要求信号が供給されていない場合、インターフェ
ース回路１３からのデータ送受要求信号Ｉ／Ｆ−ＲＥＱ
に対する要求の許可を決定する。
【００２３】たとえば、ホストコンピュータ２から所定
のアドレスのデータの再生がＣＰＵ１２に指示された場
合、ＣＰＵ１２はリードモードを示す信号をタイミング
調停部２１へ出力するとともに、所定のアドレスのデー
タの再生を記録再生部１１に指示する。この指示によ
り、記録再生部１１は光ディスク１０からデータを再生
し、シリアル−パラレル変換回路１６へ出力する。そし
て、シリアル−パラレル変換回路１６は、１バイト分の
データが準備できた際、データ送受要求信号Ｓ／Ｐ−Ｒ
ＥＱをタイミング調停部２１へ出力する。
のアドレスのデータの再生がＣＰＵ１２に指示された場
合、ＣＰＵ１２はリードモードを示す信号をタイミング
調停部２１へ出力するとともに、所定のアドレスのデー
タの再生を記録再生部１１に指示する。この指示によ
り、記録再生部１１は光ディスク１０からデータを再生
し、シリアル−パラレル変換回路１６へ出力する。そし
て、シリアル−パラレル変換回路１６は、１バイト分の
データが準備できた際、データ送受要求信号Ｓ／Ｐ−Ｒ
ＥＱをタイミング調停部２１へ出力する。
【００２４】タイミング調停部２１は、その要求優先度
の一番高い応答信号Ｓ／Ｐ−ＡＣＫによりシリアル−パ
ラレル変換回路１６とデータバッファメモリ１４とのデ
ータ送受を判断し、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、シリアル−パラレル変換回路１６からデータバッ
ファメモリ１４へのデータ送受を示す方向信号Ｓ／Ｐ−
ＤＩＲをシリアル−パラレル変換回路１６とバッファ２
２へ出力するとともに、応答信号Ｓ／Ｐ−ＡＣＫをシリ
アル−パラレル変換回路１６とバッファ２２へ出力し、
さらにライト信号ＢＦ−ＷＲとチップセレクト信号ＢＦ
−ＣＳとをデータバッファメモリ１４へ出力する。
の一番高い応答信号Ｓ／Ｐ−ＡＣＫによりシリアル−パ
ラレル変換回路１６とデータバッファメモリ１４とのデ
ータ送受を判断し、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、シリアル−パラレル変換回路１６からデータバッ
ファメモリ１４へのデータ送受を示す方向信号Ｓ／Ｐ−
ＤＩＲをシリアル−パラレル変換回路１６とバッファ２
２へ出力するとともに、応答信号Ｓ／Ｐ−ＡＣＫをシリ
アル−パラレル変換回路１６とバッファ２２へ出力し、
さらにライト信号ＢＦ−ＷＲとチップセレクト信号ＢＦ
−ＣＳとをデータバッファメモリ１４へ出力する。
【００２５】これにより、シリアル−パラレル変換回路
１６からの再生データはデータバス３４、バッファ２
２、データバス３５を介してデータバッファメモリ１４
へ供給され、データバッファメモリ１４で記憶される。
このシリアル−パラレル変換回路１６からの再生データ
は所定の間隔でデータバッファメモリ１４へ供給され、
データバッファメモリ１４で記憶される。
１６からの再生データはデータバス３４、バッファ２
２、データバス３５を介してデータバッファメモリ１４
へ供給され、データバッファメモリ１４で記憶される。
このシリアル−パラレル変換回路１６からの再生データ
は所定の間隔でデータバッファメモリ１４へ供給され、
データバッファメモリ１４で記憶される。
【００２６】また、タイミング調停部２１は、バッファ
２２から誤り／訂正回路１５へのデータ送受を示す方向
信号ＥＣＣ−ＤＩＲをバッファ２４へ出力するととも
に、応答信号ＥＣＣ−ＡＣＫを誤り／訂正回路１５とバ
ッファ２４へ出力し、さらにライト信号ＥＣＣ−ＷＲを
誤り／訂正回路１５へ出力する。
２２から誤り／訂正回路１５へのデータ送受を示す方向
信号ＥＣＣ−ＤＩＲをバッファ２４へ出力するととも
に、応答信号ＥＣＣ−ＡＣＫを誤り／訂正回路１５とバ
ッファ２４へ出力し、さらにライト信号ＥＣＣ−ＷＲを
誤り／訂正回路１５へ出力する。
【００２７】これにより、シリアル−パラレル変換回路
１６からの再生データとその後のエラー訂正コードとが
データバス３４、バッファ２２、データバス３５、バッ
ファ２４、データバス３３を介して誤り／訂正回路１５
へ供給される。また、誤り／訂正回路１５で誤りが判定
された際に、誤り／訂正回路１５はデータ送受要求信号
ＥＣＣ−ＲＥＱをタイミング調停部２１へ出力する。
１６からの再生データとその後のエラー訂正コードとが
データバス３４、バッファ２２、データバス３５、バッ
ファ２４、データバス３３を介して誤り／訂正回路１５
へ供給される。また、誤り／訂正回路１５で誤りが判定
された際に、誤り／訂正回路１５はデータ送受要求信号
ＥＣＣ−ＲＥＱをタイミング調停部２１へ出力する。
【００２８】タイミング調停部２１は、シリアル−パラ
レル変換回路１６からのデータ送受要求信号Ｓ／Ｐ−Ｒ
ＥＱが供給されていない際、誤り／訂正回路１５とデー
タバッファメモリ１４とのデータ送受を判断し、サイク
ルエンド信号ＣＹ−ＥＮＤが「０」でサイクルクロック
信号ＣＹ−ＣＬＫの立上げの際に、誤り／訂正回路１５
からデータバッファメモリ１４へのデータ送受を示す方
向信号ＥＣＣ−ＤＩＲをバッファ２４へ出力し、応答信
号ＥＣＣ−ＡＣＫを誤り／訂正回路１５とバッファ２４
へ出力し、リード信号ＥＣＣ−ＲＤを誤り／訂正回路１
５へ出力し、ライト信号ＢＦ−ＷＲとチップセレクト信
号ＢＦ−ＣＳとをデータバッファメモリ１４へ出力す
る。
レル変換回路１６からのデータ送受要求信号Ｓ／Ｐ−Ｒ
ＥＱが供給されていない際、誤り／訂正回路１５とデー
タバッファメモリ１４とのデータ送受を判断し、サイク
ルエンド信号ＣＹ−ＥＮＤが「０」でサイクルクロック
信号ＣＹ−ＣＬＫの立上げの際に、誤り／訂正回路１５
からデータバッファメモリ１４へのデータ送受を示す方
向信号ＥＣＣ−ＤＩＲをバッファ２４へ出力し、応答信
号ＥＣＣ−ＡＣＫを誤り／訂正回路１５とバッファ２４
へ出力し、リード信号ＥＣＣ−ＲＤを誤り／訂正回路１
５へ出力し、ライト信号ＢＦ−ＷＲとチップセレクト信
号ＢＦ−ＣＳとをデータバッファメモリ１４へ出力す
る。
【００２９】これにより、誤り／訂正回路１５からの訂
正データはデータバス３３、バッファ２４、データバス
３５を介してデータバッファメモリ１４へ供給され、デ
ータバッファメモリ１４に記憶させている再生データが
訂正される。
正データはデータバス３３、バッファ２４、データバス
３５を介してデータバッファメモリ１４へ供給され、デ
ータバッファメモリ１４に記憶させている再生データが
訂正される。
【００３０】また、インターフェース回路１３でホスト
コンピュータ２からのデータ転送可信号が供給されてい
る際に、インターフェース回路１３はデータ送受要求信
号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出力する。
コンピュータ２からのデータ転送可信号が供給されてい
る際に、インターフェース回路１３はデータ送受要求信
号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出力する。
【００３１】タイミング調停部２１は、他の回路からの
データ送受要求信号が供給されていない際、データバッ
ファメモリ１４とインターフェース回路１３とのデータ
送受を判断し、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、データバッファメモリ１４からインターフェース
回路１３へのデータ送受を示す方向信号Ｉ／Ｆ−ＤＩＲ
をバッファ２３へ出力し、応答信号Ｉ／Ｆ−ＡＣＫをイ
ンターフェース回路１３とバッファ２３へ出力し、ライ
ト信号Ｉ／Ｆ−ＷＲをインターフェース回路１３へ出力
し、リード信号ＢＦ−ＲＤとチップセレクト信号ＢＦ−
ＣＳとをデータバッファメモリ１４へ出力する。
データ送受要求信号が供給されていない際、データバッ
ファメモリ１４とインターフェース回路１３とのデータ
送受を判断し、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、データバッファメモリ１４からインターフェース
回路１３へのデータ送受を示す方向信号Ｉ／Ｆ−ＤＩＲ
をバッファ２３へ出力し、応答信号Ｉ／Ｆ−ＡＣＫをイ
ンターフェース回路１３とバッファ２３へ出力し、ライ
ト信号Ｉ／Ｆ−ＷＲをインターフェース回路１３へ出力
し、リード信号ＢＦ−ＲＤとチップセレクト信号ＢＦ−
ＣＳとをデータバッファメモリ１４へ出力する。
【００３２】これにより、データバッファメモリ１４か
らの再生データはデータバス３５、バッファ２３、デー
タバス３２を介してインターフェース回路１３へ供給さ
れ、インターフェース回路１３に記憶される。その後、
そのインターフェース回路１３に記憶された再生データ
はホストコンピュータ２へ出力される。
らの再生データはデータバス３５、バッファ２３、デー
タバス３２を介してインターフェース回路１３へ供給さ
れ、インターフェース回路１３に記憶される。その後、
そのインターフェース回路１３に記憶された再生データ
はホストコンピュータ２へ出力される。
【００３３】したがって、図５に示すように、シリアル
−パラレル変換回路１６からのデータ送受要求信号Ｓ／
Ｐ−ＲＥＱが供給された際、シリアル−パラレル変換回
路１６（光ディスク１０）とデータバッファメモリ１４
との間のデータ送受が行われ、シリアル−パラレル変換
回路１６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供
給されていない状態で、誤り／訂正回路１５からのデー
タ送受要求信号ＥＣＣ−ＲＥＱが供給された際、誤り／
訂正回路１５とデータバッファメモリ１４との間のデー
タ送受が行われ、シリアル−パラレル変換回路１６から
のデータ送受要求信号Ｓ／Ｐ−ＲＥＱと誤り／訂正回路
１５からのデータ送受要求信号ＥＣＣ−ＲＥＱが供給さ
れていない場合、データバッファメモリ１４とインター
フェース回路１３（ホストコンピュータ２）との間のデ
ータ送受が行われる。この場合、Ｔはデータバッファメ
モリ１４との１データのリード／ライトサイクルであ
る。
−パラレル変換回路１６からのデータ送受要求信号Ｓ／
Ｐ−ＲＥＱが供給された際、シリアル−パラレル変換回
路１６（光ディスク１０）とデータバッファメモリ１４
との間のデータ送受が行われ、シリアル−パラレル変換
回路１６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供
給されていない状態で、誤り／訂正回路１５からのデー
タ送受要求信号ＥＣＣ−ＲＥＱが供給された際、誤り／
訂正回路１５とデータバッファメモリ１４との間のデー
タ送受が行われ、シリアル−パラレル変換回路１６から
のデータ送受要求信号Ｓ／Ｐ−ＲＥＱと誤り／訂正回路
１５からのデータ送受要求信号ＥＣＣ−ＲＥＱが供給さ
れていない場合、データバッファメモリ１４とインター
フェース回路１３（ホストコンピュータ２）との間のデ
ータ送受が行われる。この場合、Ｔはデータバッファメ
モリ１４との１データのリード／ライトサイクルであ
る。
【００３４】次に、ホストコンピュータ２から所定のア
ドレスへのデータの記録がＣＰＵ１２に指示された場
合、ＣＰＵ１２はライトモードを示す信号をタイミング
調停部２１へ出力するとともに、所定のアドレスへのデ
ータの記録を記録再生部１１に指示する。
ドレスへのデータの記録がＣＰＵ１２に指示された場
合、ＣＰＵ１２はライトモードを示す信号をタイミング
調停部２１へ出力するとともに、所定のアドレスへのデ
ータの記録を記録再生部１１に指示する。
【００３５】また、ホストコンピュータ２から１バイト
単位の記録データがインターフェース回路１３に供給さ
れる。すると、インターフェース回路１３はデータ送受
要求信号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出力
する。
単位の記録データがインターフェース回路１３に供給さ
れる。すると、インターフェース回路１３はデータ送受
要求信号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出力
する。
【００３６】タイミング調停部２１は、インターフェー
ス回路１３とデータバッファメモリ１４とのデータ送受
を判断し、サイクルエンド信号ＣＹ−ＥＮＤが「０」で
サイクルクロック信号ＣＹ−ＣＬＫの立上げの際に、イ
ンターフェース回路１３からデータバッファメモリ１４
へのデータ送受を示す方向信号Ｉ／Ｆ−ＤＩＲをバッフ
ァ２３へ出力し、応答信号Ｉ／Ｆ−ＡＣＫをインターフ
ェース回路１３とバッファ２３へ出力し、リード信号Ｉ
／Ｆ−ＲＤをインターフェース回路１３へ出力し、ライ
ト信号ＢＦ−ＷＲとチップセレクト信号ＢＦ−ＣＳとを
データバッファメモリ１４へ出力する。
ス回路１３とデータバッファメモリ１４とのデータ送受
を判断し、サイクルエンド信号ＣＹ−ＥＮＤが「０」で
サイクルクロック信号ＣＹ−ＣＬＫの立上げの際に、イ
ンターフェース回路１３からデータバッファメモリ１４
へのデータ送受を示す方向信号Ｉ／Ｆ−ＤＩＲをバッフ
ァ２３へ出力し、応答信号Ｉ／Ｆ−ＡＣＫをインターフ
ェース回路１３とバッファ２３へ出力し、リード信号Ｉ
／Ｆ−ＲＤをインターフェース回路１３へ出力し、ライ
ト信号ＢＦ−ＷＲとチップセレクト信号ＢＦ−ＣＳとを
データバッファメモリ１４へ出力する。
【００３７】これにより、インターフェース回路１３か
らの記録データはデータバス３２、バッファ２３、デー
タバス３５を介してデータバッファメモリ１４へ供給さ
れ、データバッファメモリ１４に記憶される。また、シ
リアル−パラレル変換回路１６は、所定の周期（３Ｔ）
でデータ送受要求信号Ｓ／Ｐ−ＲＥＱをタイミング調停
部２１へ出力する。
らの記録データはデータバス３２、バッファ２３、デー
タバス３５を介してデータバッファメモリ１４へ供給さ
れ、データバッファメモリ１４に記憶される。また、シ
リアル−パラレル変換回路１６は、所定の周期（３Ｔ）
でデータ送受要求信号Ｓ／Ｐ−ＲＥＱをタイミング調停
部２１へ出力する。
【００３８】タイミング調停部２１は、データバッファ
メモリ１４とシリアル−パラレル変換回路１６とのデー
タ送受を判断し、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、データバッファメモリ１４からシリアル−パラレ
ル変換回路１６へのデータ送受を示す方向信号Ｓ／Ｐ−
ＤＩＲをシリアル−パラレル変換回路１６とバッファ２
２へ出力するとともに、応答信号Ｓ／Ｐ−ＡＣＫをシリ
アル−パラレル変換回路１６とバッファ２２へ出力し、
さらにリード信号ＢＦ−ＲＤとチップセレクト信号ＢＦ
−ＣＳとをデータバッファメモリ１４へ出力する。
メモリ１４とシリアル−パラレル変換回路１６とのデー
タ送受を判断し、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、データバッファメモリ１４からシリアル−パラレ
ル変換回路１６へのデータ送受を示す方向信号Ｓ／Ｐ−
ＤＩＲをシリアル−パラレル変換回路１６とバッファ２
２へ出力するとともに、応答信号Ｓ／Ｐ−ＡＣＫをシリ
アル−パラレル変換回路１６とバッファ２２へ出力し、
さらにリード信号ＢＦ−ＲＤとチップセレクト信号ＢＦ
−ＣＳとをデータバッファメモリ１４へ出力する。
【００３９】これにより、データバッファメモリ１４か
らの記録データはデータバス３５、バッファ２２、デー
タバス３４を介してシリアル−パラレル変換回路１６へ
供給される。すると、シリアル−パラレル変換回路１６
は供給された記録データをシリアルデータに変換して記
録再生部１１へ出力する。記録再生部１１は供給される
記録データに応じて光ディスク１０にデータを記憶す
る。
らの記録データはデータバス３５、バッファ２２、デー
タバス３４を介してシリアル−パラレル変換回路１６へ
供給される。すると、シリアル−パラレル変換回路１６
は供給された記録データをシリアルデータに変換して記
録再生部１１へ出力する。記録再生部１１は供給される
記録データに応じて光ディスク１０にデータを記憶す
る。
【００４０】したがって、図６に示すように、シリアル
−パラレル変換回路１６からのデータ送受要求信号Ｓ／
Ｐ−ＲＥＱが供給された際、データバッファメモリ１４
とシリアル−パラレル変換回路１６（光ディスク１０）
との間のデータ送受が行われ、シリアル−パラレル変換
回路１６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供
給されていない場合、インターフェース回路１３（ホス
トコンピュータ２）とデータバッファメモリ１４との間
のデータ送受が行われる。この場合、Ｔはデータバッフ
ァメモリ１４との１データのリード／ライトサイクルで
ある。
−パラレル変換回路１６からのデータ送受要求信号Ｓ／
Ｐ−ＲＥＱが供給された際、データバッファメモリ１４
とシリアル−パラレル変換回路１６（光ディスク１０）
との間のデータ送受が行われ、シリアル−パラレル変換
回路１６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供
給されていない場合、インターフェース回路１３（ホス
トコンピュータ２）とデータバッファメモリ１４との間
のデータ送受が行われる。この場合、Ｔはデータバッフ
ァメモリ１４との１データのリード／ライトサイクルで
ある。
【００４１】したがって、シリアル−パラレル変換回路
１６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱの最小周
期を３Ｔとしてあり、インターフェース回路１３からの
データ送受要求信号Ｉ／Ｆ−ＲＥＱの最小周期は１．５
Ｔ以上であれば、ホストコンピュータ２とのデータ送受
を無駄なく行うことができる。
１６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱの最小周
期を３Ｔとしてあり、インターフェース回路１３からの
データ送受要求信号Ｉ／Ｆ−ＲＥＱの最小周期は１．５
Ｔ以上であれば、ホストコンピュータ２とのデータ送受
を無駄なく行うことができる。
【００４２】上記実施例では、光ディスクにおける生エ
ラーレートは１０-6台であるので、誤り／訂正回路から
のデータ送受要求信号はほとんど発生せず、ホストコン
ピュータとのデータ送受の転送速度への影響は無視でき
る。また、上記実施例では、誤り／訂正回路を用いた
が、これに限らず、誤り／訂正回路を用いない場合も同
様に実施できる。
ラーレートは１０-6台であるので、誤り／訂正回路から
のデータ送受要求信号はほとんど発生せず、ホストコン
ピュータとのデータ送受の転送速度への影響は無視でき
る。また、上記実施例では、誤り／訂正回路を用いた
が、これに限らず、誤り／訂正回路を用いない場合も同
様に実施できる。
【００４３】
【発明の効果】以上詳述したようにこの発明によれば、
１つのデータバッファメモリで良く、装置内の回路基板
に占める面積、コスト面での問題を解決することができ
るデータ転送装置を提供できる。
１つのデータバッファメモリで良く、装置内の回路基板
に占める面積、コスト面での問題を解決することができ
るデータ転送装置を提供できる。
【図１】この発明の一実施例におけるの全体の構成を示
すブロック図。
すブロック図。
【図２】図１のタイミング調停回路の構成を示すブロッ
ク図。
ク図。
【図３】図２のタイミング調停部の要求信号の許可論理
を示す図。
を示す図。
【図４】図２のタイミング調停部の要求信号の許可論理
を説明するためのタイミングチャート。
を説明するためのタイミングチャート。
【図５】各要求信号に対応する許可状態を説明するため
のタイミングチャート。
のタイミングチャート。
【図６】各要求信号に対応する許可状態を説明するため
のタイミングチャート。
のタイミングチャート。
１…光ディスク装置、２…ホストコンピュータ、１０…
光ディスク、１１記録再生部、１２…ＣＰＵ、１３…イ
ンターフェース回路、１４…データバッファメモリ、１
５…誤り／訂正回路、１６…シリアル−パラレル変換回
路、１７…タイミング調停回路、２１…タイミング調停
部、２２、２３、２４、２５…バッファ、３１、３２、
３３、３４、３５…データバス。
光ディスク、１１記録再生部、１２…ＣＰＵ、１３…イ
ンターフェース回路、１４…データバッファメモリ、１
５…誤り／訂正回路、１６…シリアル−パラレル変換回
路、１７…タイミング調停回路、２１…タイミング調停
部、２２、２３、２４、２５…バッファ、３１、３２、
３３、３４、３５…データバス。
Claims (3)
- 【請求項１】 第１の装置から転送されるデータを記憶
し、この記憶されているデータを第２の装置に転送する
データ転送装置において、 １つのデータバッファメモリと、 この１つのデータバッファメモリを時分割に用いて、上
記第１の装置から転送されるデータの記憶とこの記憶さ
れているデータを上記第２の装置に転送する転送手段
と、 を具備したことを特徴とするデータ転送装置。 - 【請求項２】 第１の装置から転送されるデータを記憶
し、この記憶されているデータを第２の装置に転送する
データ転送装置において、 上記第１の装置から転送されるデータを受入れる受入手
段と、 データを記憶する１つのデータバッファメモリと、 このデータバッファメモリのデータを上記第２の装置に
出力する出力手段と、 上記１つのデータバッファメモリを時分割に用いて、上
記受入手段で受入れたデータの記憶とこの記憶されてい
るデータの上記出力手段による出力とを制御する制御手
段と、 を具備したことを特徴とするデータ転送装置。 - 【請求項３】 第１の装置から転送されるデータを記憶
し、この記憶されているデータを第２の装置に転送する
データ転送装置において、 上記第１の装置から転送されるデータを受入れる受入手
段と、 データを記憶する１つのデータバッファメモリと、 このデータバッファメモリのデータの誤りを判定する判
定手段と、 この判定手段によりデータの誤りを判定した際に、上記
データバッファメモリのデータの誤り訂正を行う誤り訂
正手段と、 上記データバッファメモリのデータを上記第２の装置に
出力する出力手段と、 上記１つのデータバッファメモリを時分割に用いて、上
記受入手段で受入れたデータの記憶、この記憶されてい
るデータの誤りが上記判定手段により判定された際の上
記誤り訂正手段による誤り訂正、上記記憶されているデ
ータの上記出力手段による出力とを制御する制御手段
と、 を具備したことを特徴とするデータ転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064985A JPH05265939A (ja) | 1992-03-23 | 1992-03-23 | データ転送装置 |
| US08/033,352 US5410554A (en) | 1992-03-23 | 1993-03-18 | Optical disk apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064985A JPH05265939A (ja) | 1992-03-23 | 1992-03-23 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265939A true JPH05265939A (ja) | 1993-10-15 |
Family
ID=13273861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064985A Pending JPH05265939A (ja) | 1992-03-23 | 1992-03-23 | データ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5410554A (ja) |
| JP (1) | JPH05265939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450457B2 (en) | 2002-02-07 | 2008-11-11 | Solid State Storage Solutions Llc | Memory system comprising a controller managing independent data transfer between input-output terminal, synchronous dynamic random access memory, and flash memory |
| JP2009123236A (ja) * | 2009-02-26 | 2009-06-04 | Solid State Storage Solutions Llc | メモリシステム |
| JP2012208961A (ja) * | 2012-07-30 | 2012-10-25 | Solid State Storage Solutions Llc | メモリシステム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08106733A (ja) * | 1994-10-07 | 1996-04-23 | Hitachi Ltd | 情報記憶媒体利用システム |
| WO1996032674A2 (en) * | 1995-04-13 | 1996-10-17 | Cirrus Logic, Inc. | Semiconductor memory device for mass storage block access applications |
| US5630055A (en) * | 1995-05-05 | 1997-05-13 | Digital Equipment Corporation | Autonomous pipeline reconfiguration for continuous error correction for fills from tertiary cache or memory |
| US6243845B1 (en) * | 1997-06-19 | 2001-06-05 | Sanyo Electric Co., Ltd. | Code error correcting and detecting apparatus |
| US6304993B1 (en) | 1998-12-14 | 2001-10-16 | Lsi Logic Corporation | Method and apparatus for performing efficient reseeks in an optical storage device |
| US7120084B2 (en) * | 2004-06-14 | 2006-10-10 | Marvell International Ltd. | Integrated memory controller |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756734B2 (ja) * | 1985-05-27 | 1995-06-14 | 松下電器産業株式会社 | 情報記録再生装置 |
| US4802152A (en) * | 1986-04-07 | 1989-01-31 | U.S. Philips Corporation | Compact disc drive apparatus having an interface for transferring data and commands to and from a host controller |
| US4949342A (en) * | 1987-04-14 | 1990-08-14 | Matsushita Electric Industrial Co., Ltd. | Code error detecting method |
| US4998252A (en) * | 1987-08-06 | 1991-03-05 | Sony Corporation | Method and apparatus for transmitting digital data |
| JPH03105769A (ja) * | 1989-09-20 | 1991-05-02 | Matsushita Electric Ind Co Ltd | 情報再生装置 |
-
1992
- 1992-03-23 JP JP4064985A patent/JPH05265939A/ja active Pending
-
1993
- 1993-03-18 US US08/033,352 patent/US5410554A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450457B2 (en) | 2002-02-07 | 2008-11-11 | Solid State Storage Solutions Llc | Memory system comprising a controller managing independent data transfer between input-output terminal, synchronous dynamic random access memory, and flash memory |
| US8036040B2 (en) | 2002-02-07 | 2011-10-11 | Solid State Storage Solutions Llc | Memory system with improved efficiency of data transfer between host, buffer, and nonvolatile memory |
| JP2009123236A (ja) * | 2009-02-26 | 2009-06-04 | Solid State Storage Solutions Llc | メモリシステム |
| JP2012208961A (ja) * | 2012-07-30 | 2012-10-25 | Solid State Storage Solutions Llc | メモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5410554A (en) | 1995-04-25 |
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