JPH05265967A - マルチプロセッサシステムのデータ通信方法 - Google Patents
マルチプロセッサシステムのデータ通信方法Info
- Publication number
- JPH05265967A JPH05265967A JP5838592A JP5838592A JPH05265967A JP H05265967 A JPH05265967 A JP H05265967A JP 5838592 A JP5838592 A JP 5838592A JP 5838592 A JP5838592 A JP 5838592A JP H05265967 A JPH05265967 A JP H05265967A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data
- processors
- processor unit
- common memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 複数のプロセッサ間でデータ通信を行なうマ
ルチプロセッサシステムに関し、データ伝送時間の短
縮、及び、バスの通信負荷の低減によりプロセッサ間の
データ通信を確実、かつ、高速に行なえるマルチプロセ
ッサシステムを提供することを目的とする。 【構成】 各プロセッサユニット部４-1〜４-NにＩＤ番
号１〜Ｎを付与し、プロセッサユニット部４-1〜４-N間
でデータ通信を行なおうとする場合、送信側のプロセッ
サユニット部は共通メモリ６にデータを記憶する際、受
信側のプロセッサユニット部に対してＩＤ番号を供給
し、受信側プロセッサユニット部は送信側プロセッサユ
ニット部から供給されたＩＤ番号に応じて共通メモリ６
に対してアクセスし、送信側プロセッサユニット部から
のデータを得る。
ルチプロセッサシステムに関し、データ伝送時間の短
縮、及び、バスの通信負荷の低減によりプロセッサ間の
データ通信を確実、かつ、高速に行なえるマルチプロセ
ッサシステムを提供することを目的とする。 【構成】 各プロセッサユニット部４-1〜４-NにＩＤ番
号１〜Ｎを付与し、プロセッサユニット部４-1〜４-N間
でデータ通信を行なおうとする場合、送信側のプロセッ
サユニット部は共通メモリ６にデータを記憶する際、受
信側のプロセッサユニット部に対してＩＤ番号を供給
し、受信側プロセッサユニット部は送信側プロセッサユ
ニット部から供給されたＩＤ番号に応じて共通メモリ６
に対してアクセスし、送信側プロセッサユニット部から
のデータを得る。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサシステ
ムの通信方法に係り、特に複数のプロセッサ間でデータ
通信を行なうマルチプロセッサシステムの通信方法に関
する。
ムの通信方法に係り、特に複数のプロセッサ間でデータ
通信を行なうマルチプロセッサシステムの通信方法に関
する。
【０００２】近年、制御コンピュータシステムでは高信
頼化、処理の高速化に伴い、マルチＣＰＵによるシステ
ムが用いられている。
頼化、処理の高速化に伴い、マルチＣＰＵによるシステ
ムが用いられている。
【０００３】このとき、効率よく、データ処理を行なう
ためにＣＰＵ間での通信を確実かつ、高速に行う必要が
ある。
ためにＣＰＵ間での通信を確実かつ、高速に行う必要が
ある。
【０００４】
【従来の技術】図３は従来のマルチプロセッサシステム
のシステム構成図を示す。同図中、１-1〜１-Nはプロセ
ッサ、２は共通メモリを示す。
のシステム構成図を示す。同図中、１-1〜１-Nはプロセ
ッサ、２は共通メモリを示す。
【０００５】プロセッサ１-1〜１-N，及び共通メモリ２
はチャネルバス３により互いに接続されている。
はチャネルバス３により互いに接続されている。
【０００６】このようなシステムではプロセッサ１-1〜
１-N間でデータの通信を行なう場合、共通メモリ２を介
してデータの通信が行なわれている。
１-N間でデータの通信を行なう場合、共通メモリ２を介
してデータの通信が行なわれている。
【０００７】従来、例えばプロセッサ１-Nからプロセッ
サ１-1にデータを送信したい場合、まずプロセッサ１-N
は送信データを共通メモリ２内のプロセッサ１-1に割り
当てられた記憶領域に格納する。
サ１-1にデータを送信したい場合、まずプロセッサ１-N
は送信データを共通メモリ２内のプロセッサ１-1に割り
当てられた記憶領域に格納する。
【０００８】一方、各プロセッサ１-1〜プロセッサ１-N
は共通メモリ２内の各プロセッサ１-1〜プロセッサ１-N
に対して夫々割り当てられた記憶領域を定期的に監視し
ていて、データが格納されていれば、各プロセッサ１-1
〜１-Nはデータを取り込む構成とされていた。
は共通メモリ２内の各プロセッサ１-1〜プロセッサ１-N
に対して夫々割り当てられた記憶領域を定期的に監視し
ていて、データが格納されていれば、各プロセッサ１-1
〜１-Nはデータを取り込む構成とされていた。
【０００９】
【発明が解決しようとする課題】しかるに、従来のマル
チプロセッサシステムでは、複数のプロセッサ１-1〜１
-N間でデータの通信を行なう場合、各プロセッサ１-1〜
１-Nが共通メモリ２を定期的に監視して、データの受信
を行っているため、共通メモリ２内に受信すべきデータ
がない場合でも各プロセッサ１-1〜１-Nと共通メモリ２
との間で通信を行なう必要があり、従って、チャネルバ
ス３に常に負荷がかかっていた。
チプロセッサシステムでは、複数のプロセッサ１-1〜１
-N間でデータの通信を行なう場合、各プロセッサ１-1〜
１-Nが共通メモリ２を定期的に監視して、データの受信
を行っているため、共通メモリ２内に受信すべきデータ
がない場合でも各プロセッサ１-1〜１-Nと共通メモリ２
との間で通信を行なう必要があり、従って、チャネルバ
ス３に常に負荷がかかっていた。
【００１０】また、一定期間たたなければ共通メモリ２
内から受信すべきデータを取り込むことができないた
め、データ受信するまでに時間がかかる等の問題点があ
った。
内から受信すべきデータを取り込むことができないた
め、データ受信するまでに時間がかかる等の問題点があ
った。
【００１１】本発明は上記の点に鑑みてなされたもの
で、データ伝送時間の短縮、及びバスの通信負荷の低減
によりプロセッサ間のデータ通信を確実、かつ、高速に
行なえるマルチプロセッサシステムの通信方法を提供す
ることを目的とする。
で、データ伝送時間の短縮、及びバスの通信負荷の低減
によりプロセッサ間のデータ通信を確実、かつ、高速に
行なえるマルチプロセッサシステムの通信方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、複数個のプロ
セッサをバスにより接続し、バスに接続された共通メモ
リを介して複数個のプロセッサ間のデータ通信を行なう
マルチプロセッサシステムのデータ通信方法において、
前記複数個のプロセッサの夫々にＩＤ番号を付与し、前
記複数個のプロセッサのうち一のプロセッサから他の一
のプロセッサに対してデータを送信する場合には、一の
プロセッサは送信データを前記共通メモリの前記一のプ
ロセッサに対応した記憶領域に記憶すると共に、前記一
のプロセッサのＩＤ番号を前記他の一のプロセッサに供
給し、前記他の一のプロセッサは前記一のプロセッサの
ＩＤ番号の入力に応じて前記共通メモリの前記一のプロ
セッサに対応した記憶領域より送信データを受信する。
セッサをバスにより接続し、バスに接続された共通メモ
リを介して複数個のプロセッサ間のデータ通信を行なう
マルチプロセッサシステムのデータ通信方法において、
前記複数個のプロセッサの夫々にＩＤ番号を付与し、前
記複数個のプロセッサのうち一のプロセッサから他の一
のプロセッサに対してデータを送信する場合には、一の
プロセッサは送信データを前記共通メモリの前記一のプ
ロセッサに対応した記憶領域に記憶すると共に、前記一
のプロセッサのＩＤ番号を前記他の一のプロセッサに供
給し、前記他の一のプロセッサは前記一のプロセッサの
ＩＤ番号の入力に応じて前記共通メモリの前記一のプロ
セッサに対応した記憶領域より送信データを受信する。
【００１３】
【作用】本発明によれば、各プロセッサはデータ送信時
に出力される他のプロセッサからのＩＤ番号が供給され
たときにのみ、共通メモリの供給されたＩＤ番号に対応
した記憶領域よりデータを入力すればよい。
に出力される他のプロセッサからのＩＤ番号が供給され
たときにのみ、共通メモリの供給されたＩＤ番号に対応
した記憶領域よりデータを入力すればよい。
【００１４】このため、共通メモリに送信データが記憶
された後すぐにそれを読み出し、入力することができ
る。従って、プロセッサ間のデータ通信の高速化が計れ
る。
された後すぐにそれを読み出し、入力することができ
る。従って、プロセッサ間のデータ通信の高速化が計れ
る。
【００１５】また、各プロセッサは共通メモリを常に監
視している必要はなく、各プロセッサに対するデータの
送信があったときのみ共通プロセッサを見に行けばよい
ため、バスの使用を減少させることができる。
視している必要はなく、各プロセッサに対するデータの
送信があったときのみ共通プロセッサを見に行けばよい
ため、バスの使用を減少させることができる。
【００１６】
【実施例】図１は本発明の一実施例のシステム構成図を
示す。同図中、４-1〜４-Nはプロセッサユニット部を示
す。
示す。同図中、４-1〜４-Nはプロセッサユニット部を示
す。
【００１７】プロセッサユニット部４-1〜４-Nは、共に
同一の構成で、プロセッサユニット部４-Nは主にＣＰＵ
４-Na ，送信レジスタ４-Nb ，受信レジスタ４-Nc より
なる。
同一の構成で、プロセッサユニット部４-Nは主にＣＰＵ
４-Na ，送信レジスタ４-Nb ，受信レジスタ４-Nc より
なる。
【００１８】プロセッサユニット部４-1〜４-Nはチャネ
ルバス５により互いに接続され、データの通信が行なわ
れる。また、チャネルバス５にはプロセッサユニット部
４-1〜４-Nの間で互いにデータ通信を行なう際送信すべ
きデータを一時保持するための共通メモリ６が接続され
ている。
ルバス５により互いに接続され、データの通信が行なわ
れる。また、チャネルバス５にはプロセッサユニット部
４-1〜４-Nの間で互いにデータ通信を行なう際送信すべ
きデータを一時保持するための共通メモリ６が接続され
ている。
【００１９】プロセッサユニット部４-1〜４-Nには夫々
ＩＤ番号１〜Ｎが割り当てられていて、データ送信時に
は送信レジスタ４-1b 〜４-Nb より出力される。
ＩＤ番号１〜Ｎが割り当てられていて、データ送信時に
は送信レジスタ４-1b 〜４-Nb より出力される。
【００２０】受信レジスタ４-1c 〜４-Nc には送信先の
プロセッサユニット部４-1〜４-NからのＩＤ番号１〜Ｎ
を保持する。受信レジスタ４-Nc はＩＤ番号１〜Ｎを受
信するとそのプロセッサユニット部４-1〜４-N内のＣＰ
Ｕ４-1a 〜４-Na に対して割り込み通知を行なう。
プロセッサユニット部４-1〜４-NからのＩＤ番号１〜Ｎ
を保持する。受信レジスタ４-Nc はＩＤ番号１〜Ｎを受
信するとそのプロセッサユニット部４-1〜４-N内のＣＰ
Ｕ４-1a 〜４-Na に対して割り込み通知を行なう。
【００２１】また、ＣＰＵ４-1a 〜４-Na は受信レジス
タ４-1c 〜４-Nc から割り込み通知を受けると、受信レ
ジスタ４-1c 〜４-Nc に保持されたＩＤ番号を読み込む
構成とされている。
タ４-1c 〜４-Nc から割り込み通知を受けると、受信レ
ジスタ４-1c 〜４-Nc に保持されたＩＤ番号を読み込む
構成とされている。
【００２２】さらに、ＣＰＵ４-1a 〜４-Na は受信レジ
スタ４-1c 〜４-Nc から読み込んだＩＤ番号１〜Ｎに応
じた共通メモリ６の記憶領域６-1〜６-Nにアクセスし、
送信データを共通メモリ６より読み出し、ＣＰＵ４-1a
〜４-Na 内に取り込む構成とされている。
スタ４-1c 〜４-Nc から読み込んだＩＤ番号１〜Ｎに応
じた共通メモリ６の記憶領域６-1〜６-Nにアクセスし、
送信データを共通メモリ６より読み出し、ＣＰＵ４-1a
〜４-Na 内に取り込む構成とされている。
【００２３】次に本発明の一実施例の動作について図２
と共に説明する。
と共に説明する。
【００２４】プロセッサユニット部１-Nからプロセッサ
ユニット部１-1にデータを送信する場合の動作について
説明する。
ユニット部１-1にデータを送信する場合の動作について
説明する。
【００２５】プロセッサユニット部１-Nからプロセッサ
ユニット部１-1に対しデータを送信する場合まず、ＣＰ
Ｕ１-Na では送信元のプロセッサユニット部１-Nに対応
した共通メモリ６内の記憶領域６-Nのアドレスを送信デ
ータに付与する。
ユニット部１-1に対しデータを送信する場合まず、ＣＰ
Ｕ１-Na では送信元のプロセッサユニット部１-Nに対応
した共通メモリ６内の記憶領域６-Nのアドレスを送信デ
ータに付与する。
【００２６】次にチャネルバス５が空いていればチャネ
ルバス５を介して共通メモリ６にデータを送信する。
ルバス５を介して共通メモリ６にデータを送信する。
【００２７】送信されたデータは共通メモリ６内の自己
のアドレスの記憶領域６-Nに記憶される（タイミングｔ
-1）。
のアドレスの記憶領域６-Nに記憶される（タイミングｔ
-1）。
【００２８】ＣＰＵ４-Na は次に自己のＩＤ番号Ｎを送
信レジスタ４-Nb より出力し（タイミングｔ-2）、チャ
ネルバス５を介してプロセッサユニット部４-1に設けら
れた受信レジスタ４-1b に書込む。
信レジスタ４-Nb より出力し（タイミングｔ-2）、チャ
ネルバス５を介してプロセッサユニット部４-1に設けら
れた受信レジスタ４-1b に書込む。
【００２９】受信レジスタ４-1b はプロセッサユニット
部１-NのＩＤ番号Ｎが書き込まれると、プロセッサユニ
ット部４-1のＣＰＵ４-1a に対して割込み通知を行なう
（タイミングｔ-3) 。
部１-NのＩＤ番号Ｎが書き込まれると、プロセッサユニ
ット部４-1のＣＰＵ４-1a に対して割込み通知を行なう
（タイミングｔ-3) 。
【００３０】ＣＰＵ４-1a は受信レジスタ４-1b より割
り込み通知が行なわれると、受信レジスタ４-1b 内に保
持されたＩＤ番号ＮをＣＰＵ４-1a 内に取り込み受信レ
ジスタ４-1c をリセットする（タイミングｔ-4）。
り込み通知が行なわれると、受信レジスタ４-1b 内に保
持されたＩＤ番号ＮをＣＰＵ４-1a 内に取り込み受信レ
ジスタ４-1c をリセットする（タイミングｔ-4）。
【００３１】ＣＰＵ４-1a はＩＤ番号Ｎを取り込むと、
共通メモリ６内のＩＤ番号Ｎに対応した、つまり、プロ
セッサユニット部４-Nからプロセッサユニット部４-1に
送信すべきデータが記憶された記憶領域６-Nにアクセス
して（タイミングｔ-5) 、その領域６-Nのデータを読み
込む。
共通メモリ６内のＩＤ番号Ｎに対応した、つまり、プロ
セッサユニット部４-Nからプロセッサユニット部４-1に
送信すべきデータが記憶された記憶領域６-Nにアクセス
して（タイミングｔ-5) 、その領域６-Nのデータを読み
込む。
【００３２】以上の動作によりプロセッサユニット部４
-Nからプロセッサユニット部４-1へのデータ送信が終了
したことになる。
-Nからプロセッサユニット部４-1へのデータ送信が終了
したことになる。
【００３３】なお、プロセッサユニット部４-1〜４-Nか
ら他プロセッサユニット部４-2〜４-Nへのデータ送信に
対しても同様な動作でデータが送信される。
ら他プロセッサユニット部４-2〜４-Nへのデータ送信に
対しても同様な動作でデータが送信される。
【００３４】以上のような構成によりプロセッサユニッ
ト部４-1〜４-Nからデータが送信されなければチャネル
バス５は使用されないため、チャネルバス５の使用負荷
を低減できる。
ト部４-1〜４-Nからデータが送信されなければチャネル
バス５は使用されないため、チャネルバス５の使用負荷
を低減できる。
【００３５】このため、データ通信時の信頼性を向上さ
せることができる。
せることができる。
【００３６】また、データ送信時には共通メモリ６への
データ送信後、直ちにＩＤ番号がデータを受信すべくプ
ロセッサユニット部に供給され、ＩＤ番号を受けたプロ
セッサユニット部はＩＤ番号を受けると割込み処理によ
り共通メモリ６より直ちにデータを受け取ることができ
る。このため、プロセッサユニット部４-1〜４-N間の通
信を高速化できる。
データ送信後、直ちにＩＤ番号がデータを受信すべくプ
ロセッサユニット部に供給され、ＩＤ番号を受けたプロ
セッサユニット部はＩＤ番号を受けると割込み処理によ
り共通メモリ６より直ちにデータを受け取ることができ
る。このため、プロセッサユニット部４-1〜４-N間の通
信を高速化できる。
【００３７】
【発明の効果】上述の如く、本発明によれば、常に共通
メモリを監視している必要はなく、ＩＤ番号が供給され
たとき、つまり、データが送信されたときにのみ、共通
メモリから送信データを読み取ればよいため、バスの使
用を減少させることができ、バスの負荷を低減すること
ができ、また、データ送信時にすぐにデータを読み取る
ことができ、従って、プロセッサ間のデータ通信の高速
化が計れる等の特長を有する。
メモリを監視している必要はなく、ＩＤ番号が供給され
たとき、つまり、データが送信されたときにのみ、共通
メモリから送信データを読み取ればよいため、バスの使
用を減少させることができ、バスの負荷を低減すること
ができ、また、データ送信時にすぐにデータを読み取る
ことができ、従って、プロセッサ間のデータ通信の高速
化が計れる等の特長を有する。
【図１】本発明の一実施例のシステム構成図である。
【図２】本発明の一実施例の動作を説明するための図で
ある。
ある。
【図３】従来の一例のシステム構成図である。
４-1〜４-N プロセッサユニット部 ４-1a 〜４-Na ＣＰＵ ４-1b 〜４-Nb 送信レジスタ ４-1c 〜４-Nc 受信レジスタ ５ チャネルバス ６ 共通メモリ ６-1〜６-N 記憶領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神田 真 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 複数個のプロセッサ（４-1〜４-N）をバ
ス（５）により互いに接続すると共に、該バス（５）を
介して共通メモリ（６）に共通接続し、該共通メモリ
（６）を介して該複数個のプロセッサ（４-1〜４-N）間
のデータ通信を行なうマルチプロセッサシステムのデー
タ通信方法において、 前記複数個のプロセッサ（４-1〜４-N）の夫々にＩＤ番
号を付与し、 前記複数個のプロセッサ（４-1〜４-N）のうち送信元の
一のプロセッサから送信先の他の一のプロセッサに対し
てデータを送信する場合には、該送信元の一のプロセッ
サは送信データを前記共通メモリ（６）の前記一のプロ
セッサに対応した記憶領域に記憶すると共に、前記一の
プロセッサのＩＤ番号を前記送信先の一の他のプロセッ
サに供給し、 前記送信先の他の一のプロセッサは前記送信元の一のプ
ロセッサのＩＤ番号の入力に応答して前記共通メモリ
（６）の前記送信元の一のプロセッサに対応した記憶領
域より送信データを受信することを特徴とするマルチプ
ロセッサシステムのデータ通信方法。 - 【請求項２】 前記複数のプロセッサ（４-1〜４-N）夫
々に前記ＩＤ番号（１〜Ｎ）を保持すると共に前記ＩＤ
番号（１〜Ｎ）が入力されたときに前記複数のプロセッ
サ（４-1〜４-N）に対して割込み通知を行なう受信レジ
スタ（４-1c〜４-Nc ）を有し、前記受信レジスタ（４-
1c 〜４-Nc ）からの割込み通知に応答して前記受信レ
ジスタ（４-1c 〜４-Nc ）内の前記ＩＤ番号（１〜Ｎ）
を前記複数のプロセッサ（４-1〜４-N）は読み込むこと
を特徴とする請求項１記載のマルチプロセッサシステム
の通信方法。 - 【請求項３】 前記共通メモリ（６）から前記送信先の
他の一のプロセッサに送信データが供給された後に前記
送信先の他の一のプロセッサに設けられ、前記ＩＤ番号
を保持している一の受信レジスタをリセットすることを
特徴とする請求項２記載のマルチプロセッサシステムの
通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5838592A JPH05265967A (ja) | 1992-03-16 | 1992-03-16 | マルチプロセッサシステムのデータ通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5838592A JPH05265967A (ja) | 1992-03-16 | 1992-03-16 | マルチプロセッサシステムのデータ通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265967A true JPH05265967A (ja) | 1993-10-15 |
Family
ID=13082872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5838592A Pending JPH05265967A (ja) | 1992-03-16 | 1992-03-16 | マルチプロセッサシステムのデータ通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414922B1 (ko) * | 1995-12-22 | 2004-03-27 | 삼성전자주식회사 | 통신 모듈의 보드 선택장치 |
-
1992
- 1992-03-16 JP JP5838592A patent/JPH05265967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414922B1 (ko) * | 1995-12-22 | 2004-03-27 | 삼성전자주식회사 | 통신 모듈의 보드 선택장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7153441B2 (ja) | データ処理 | |
| US6971098B2 (en) | Method and apparatus for managing transaction requests in a multi-node architecture | |
| US20030110336A1 (en) | Method and apparatus for interrupt redirection for arm processors | |
| EP1412871B1 (en) | Method and apparatus for transmitting packets within a symmetric multiprocessor system | |
| JP2004005657A (ja) | 情報処理方法および装置 | |
| JPH086855A (ja) | メモリ | |
| CN116089116B (zh) | 数据处理方法及装置 | |
| EP0384621B1 (en) | Data transfer operations between two asynchronous buses | |
| US6061757A (en) | Handling interrupts by returning and requeuing currently executing interrupts for later resubmission when the currently executing interrupts are of lower priority than newly generated pending interrupts | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JPH05265967A (ja) | マルチプロセッサシステムのデータ通信方法 | |
| JPH10307788A (ja) | バスブリッジ | |
| US20050165974A1 (en) | Computer apparatus and computer system | |
| KR100274450B1 (ko) | 로컬버스의 트랜잭션 지연 제어방법 및 장치 | |
| US6266777B1 (en) | Information processing apparatus to control bus latency | |
| US20030065860A1 (en) | Internal control bus in a multiple processor/multiple bus system | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPH09305549A (ja) | マルチｃｐｕシステムのデータ処理方法 | |
| JP2001273191A (ja) | コンピュータシステム | |
| JPH05274273A (ja) | コンピュータ・システムに於ける素子のインターロック・スキーム | |
| JPH056333A (ja) | マルチプロセサシステム | |
| US6631428B1 (en) | Apparatus and method for completing transactions in all flow control classes | |
| KR19990071122A (ko) | 다중 프로세서 회로 | |
| JPH0535507A (ja) | 中央処理装置 | |
| KR100253790B1 (ko) | 중대형 컴퓨터 컨트롤러 보드의 인터페이스 방법 |