JPH05267209A - 集積回路におけるコンタクトビア製造方法 - Google Patents
集積回路におけるコンタクトビア製造方法Info
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- JPH05267209A JPH05267209A JP4338474A JP33847492A JPH05267209A JP H05267209 A JPH05267209 A JP H05267209A JP 4338474 A JP4338474 A JP 4338474A JP 33847492 A JP33847492 A JP 33847492A JP H05267209 A JPH05267209 A JP H05267209A
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- JP
- Japan
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- layer
- conductive
- opening
- insulating layer
- protective
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
-
- H—ELECTRICITY
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- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/062—Manufacture or treatment of conductive parts of the interconnections by smoothing of conductive parts, e.g. by planarisation
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 集積回路において段差被覆により発生する欠
陥が存在せず、かつ平坦なとポグラフィが得られるよう
なコンタクトビア(接続孔)の製造方法を提供する。 【構成】 最初第一絶縁層12上に第一保護層を形成
し、かつコンタクトを形成すべき場所で絶縁層12を貫
通して開口16を形成する。保護層に導電層18を付着
形成し、かつ開口16を部分的に充填して開口内にAl
からなる導電性プラグ20を形成する。次いで第二保護
層をプラグ上に形成し、第一保護層上に形成した導電層
の部分を除去する。それらの部分の除去期間中、第二保
護層は導電性プラグが損傷されるのを防ぐ。次いで第一
及び第二保護層を除去し、絶縁層内の開口内に導電性プ
ラグ20を残存させる。これにより導電性プラグ上に第
二導電層を付着形成して導電性コンタクトの形成が可能
となる。
陥が存在せず、かつ平坦なとポグラフィが得られるよう
なコンタクトビア(接続孔)の製造方法を提供する。 【構成】 最初第一絶縁層12上に第一保護層を形成
し、かつコンタクトを形成すべき場所で絶縁層12を貫
通して開口16を形成する。保護層に導電層18を付着
形成し、かつ開口16を部分的に充填して開口内にAl
からなる導電性プラグ20を形成する。次いで第二保護
層をプラグ上に形成し、第一保護層上に形成した導電層
の部分を除去する。それらの部分の除去期間中、第二保
護層は導電性プラグが損傷されるのを防ぐ。次いで第一
及び第二保護層を除去し、絶縁層内の開口内に導電性プ
ラグ20を残存させる。これにより導電性プラグ上に第
二導電層を付着形成して導電性コンタクトの形成が可能
となる。
Description
【0001】
【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、集積回路においてコン
タクトビアを製造する方法に関するものである。
るものであって、更に詳細には、集積回路においてコン
タクトビアを製造する方法に関するものである。
【0002】
【従来の技術】集積回路装置が益々複雑なものになる
と、該装置の種々の部分を接続させるためにより多くの
数の相互接続レベルが必要となる。通常、一つのレベル
と別のレベルとを接続させるために相互接続レベル間に
コンタクトビア(接触貫通孔)を形成する。複数個の相
互接続層がこのような態様で使用される場合には、下側
の相互接続レベルにより発生される不均一な地形的特徴
のために、上側の相互接続レベル及びコンタクトビアを
形成する場合に困難性が発生する。従って、相互接続層
のトポグラフィ即ち地形的特徴は、集積回路装置を製造
する難易度に影響を与える。
と、該装置の種々の部分を接続させるためにより多くの
数の相互接続レベルが必要となる。通常、一つのレベル
と別のレベルとを接続させるために相互接続レベル間に
コンタクトビア(接触貫通孔)を形成する。複数個の相
互接続層がこのような態様で使用される場合には、下側
の相互接続レベルにより発生される不均一な地形的特徴
のために、上側の相互接続レベル及びコンタクトビアを
形成する場合に困難性が発生する。従って、相互接続層
のトポグラフィ即ち地形的特徴は、集積回路装置を製造
する難易度に影響を与える。
【0003】複数個の相互接続レベルの場合の不均一な
地形的特徴は、互いに積重ねて種々の相互接続レベルを
形成することにより発生されるものであって、装置の表
面上において丘や谷が形成されることとなる。当業者に
より理解される如く、不均一な地形的特徴を超えて横断
する場合に、上側の相互接続層が一定の断面を維持する
ようにすることは困難である。このことは、相互接続線
の一部がより高い電流密度を有することとなり、エレク
トロマイグレーションの問題を発生させたり且つ感電す
る装置欠陥メカニズムを発生させたりする。これらのス
テップカバレッジ即ち段差被覆問題は、相互接続信号線
自身の中にボイドまたはその他の欠陥を発生させ、且つ
相互接続線間に形成されるコンタクトビア内にも同様の
欠陥を発生させる場合がある。
地形的特徴は、互いに積重ねて種々の相互接続レベルを
形成することにより発生されるものであって、装置の表
面上において丘や谷が形成されることとなる。当業者に
より理解される如く、不均一な地形的特徴を超えて横断
する場合に、上側の相互接続層が一定の断面を維持する
ようにすることは困難である。このことは、相互接続線
の一部がより高い電流密度を有することとなり、エレク
トロマイグレーションの問題を発生させたり且つ感電す
る装置欠陥メカニズムを発生させたりする。これらのス
テップカバレッジ即ち段差被覆問題は、相互接続信号線
自身の中にボイドまたはその他の欠陥を発生させ、且つ
相互接続線間に形成されるコンタクトビア内にも同様の
欠陥を発生させる場合がある。
【0004】従って、ボイドやその他の欠陥がなく且つ
より平坦状のトポグラフィが得られるコンタクトビアの
製造方法を提供することが望まれている。更に、このよ
うな方法が製造プロセスの複雑性を著しく増加させるも
のでないことが望ましい。
より平坦状のトポグラフィが得られるコンタクトビアの
製造方法を提供することが望まれている。更に、このよ
うな方法が製造プロセスの複雑性を著しく増加させるも
のでないことが望ましい。
【0005】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、ステップカバレッジ(段差被覆)問題
により発生される欠陥が存在しない集積回路におけるコ
ンタクトビア(接触貫通孔)を製造する方法を提供する
ことである。本発明の別の目的とするところは、より平
坦なトポグラフィが得られるそのような方法を提供する
ことである。本発明の更に別の目的とするところは、ス
タンダードの処理の流れと適合性を有し且つ典型的な集
積回路の製造に対して与える複雑性が最小のものである
ようなそのような方法及びその結果得られる構成体を提
供することである。
とするところは、ステップカバレッジ(段差被覆)問題
により発生される欠陥が存在しない集積回路におけるコ
ンタクトビア(接触貫通孔)を製造する方法を提供する
ことである。本発明の別の目的とするところは、より平
坦なトポグラフィが得られるそのような方法を提供する
ことである。本発明の更に別の目的とするところは、ス
タンダードの処理の流れと適合性を有し且つ典型的な集
積回路の製造に対して与える複雑性が最小のものである
ようなそのような方法及びその結果得られる構成体を提
供することである。
【0006】
【課題を解決するための手段】本発明によれば、集積回
路においてコンタクトビア即ち接触貫通孔を製造する方
法が提供される。初期的には、絶縁層上に第一保護層を
形成し、且つコンタクトを形成すべき箇所において該絶
縁層を貫通して開口を形成する。導電層を該保護層上に
付着形成するとともに該開口を部分的に充填し、該開口
内に導電性プラグを形成する。次いで、該導電性プラグ
上に第二保護層を形成する。第一保護層上に形成された
導電層の部分を除去する。これらの導電層部分の除去の
期間中に、第二保護層が導電性プラグが損傷されること
から保護する。次いで、第一及び第二保護層を除去し、
絶縁層内の開口内に導電性プラグを残存させる。従っ
て、該導電性プラグ上に第二導電層を付着形成させるこ
とにより導電性コンタクトを形成することが可能であ
る。
路においてコンタクトビア即ち接触貫通孔を製造する方
法が提供される。初期的には、絶縁層上に第一保護層を
形成し、且つコンタクトを形成すべき箇所において該絶
縁層を貫通して開口を形成する。導電層を該保護層上に
付着形成するとともに該開口を部分的に充填し、該開口
内に導電性プラグを形成する。次いで、該導電性プラグ
上に第二保護層を形成する。第一保護層上に形成された
導電層の部分を除去する。これらの導電層部分の除去の
期間中に、第二保護層が導電性プラグが損傷されること
から保護する。次いで、第一及び第二保護層を除去し、
絶縁層内の開口内に導電性プラグを残存させる。従っ
て、該導電性プラグ上に第二導電層を付着形成させるこ
とにより導電性コンタクトを形成することが可能であ
る。
【0007】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することが可能な
ものであり、且つ本発明の重要な特徴を理解する上で必
要な処理ステップに付いて重点的に説明する。尚、本発
明の製造方法の夫々の段階における集積回路の状態を示
した概略断面図は、寸法通りに画いたものではなく、本
発明の重要な特徴をよりよく示すために適宜拡縮して示
してある。
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することが可能な
ものであり、且つ本発明の重要な特徴を理解する上で必
要な処理ステップに付いて重点的に説明する。尚、本発
明の製造方法の夫々の段階における集積回路の状態を示
した概略断面図は、寸法通りに画いたものではなく、本
発明の重要な特徴をよりよく示すために適宜拡縮して示
してある。
【0008】図1を参照すると、集積回路において下側
に存在する領域10の上にコンタクト即ち接触部を形成
する。下側に存在する領域10は、半導体基板又は相互
接続信号線の何れかとすることが可能である。典型的に
は酸化物から構成される第一絶縁層12を本装置上に成
長させるか又は付着形成させる。次いで、絶縁層12上
にホトレジストマスク14を付着形成し且つパターン形
成し、且つコンタクトを形成すべき箇所において絶縁層
12を貫通して開口16をエッチング形成する。
に存在する領域10の上にコンタクト即ち接触部を形成
する。下側に存在する領域10は、半導体基板又は相互
接続信号線の何れかとすることが可能である。典型的に
は酸化物から構成される第一絶縁層12を本装置上に成
長させるか又は付着形成させる。次いで、絶縁層12上
にホトレジストマスク14を付着形成し且つパターン形
成し、且つコンタクトを形成すべき箇所において絶縁層
12を貫通して開口16をエッチング形成する。
【0009】図2は、導電層18を本装置上に付着形成
した後の集積回路を示している。導電層18はホトレジ
スト層14を被覆し且つ開口16を部分的に充填し、該
開口内に導電性プラグ20を形成している。この好適実
施例においては、導電層18及び導電性プラグ20はア
ルミニウムから形成されているが、それらはその他の導
電性物質から形成することも可能である。アルミニウム
は、好適には、スパッタリングにより付着形成し、従っ
て、それは水平な表面上にのみ付着形成する傾向があ
る。このことは、開口16の垂直な側壁に沿っては殆ど
又は全くアルミニウムを付着させることはなく、従って
導電層18及び導電性プラグ20は実効的に切り離され
る。
した後の集積回路を示している。導電層18はホトレジ
スト層14を被覆し且つ開口16を部分的に充填し、該
開口内に導電性プラグ20を形成している。この好適実
施例においては、導電層18及び導電性プラグ20はア
ルミニウムから形成されているが、それらはその他の導
電性物質から形成することも可能である。アルミニウム
は、好適には、スパッタリングにより付着形成し、従っ
て、それは水平な表面上にのみ付着形成する傾向があ
る。このことは、開口16の垂直な側壁に沿っては殆ど
又は全くアルミニウムを付着させることはなく、従って
導電層18及び導電性プラグ20は実効的に切り離され
る。
【0010】図3を参照すると、保護層22を本装置上
に付着形成し、且つ開口16内に延在させる。この好適
実施例においては、保護層22は低粘度ホトレジストを
使用して形成するが、それはその他の物質から形成する
ことも可能である。
に付着形成し、且つ開口16内に延在させる。この好適
実施例においては、保護層22は低粘度ホトレジストを
使用して形成するが、それはその他の物質から形成する
ことも可能である。
【0011】図4は保護層22の一部を除去した後の装
置の状態を示している。化学的エッチング又はプラズマ
エッチングの何れかを実施して保護層22を、ほぼ導電
層18がホトレジスト層14と接触をする点までエッチ
バックする。次いで、化学的エッチングを行って、ホト
レジスト14(不図示)を被覆する導電層18の部分を
除去する。開口16内に残存する保護層22は、この導
電層18の除去期間中に、導電性プラグ20が損傷され
ることから保護する。
置の状態を示している。化学的エッチング又はプラズマ
エッチングの何れかを実施して保護層22を、ほぼ導電
層18がホトレジスト層14と接触をする点までエッチ
バックする。次いで、化学的エッチングを行って、ホト
レジスト14(不図示)を被覆する導電層18の部分を
除去する。開口16内に残存する保護層22は、この導
電層18の除去期間中に、導電性プラグ20が損傷され
ることから保護する。
【0012】次いで、開口16内に残存する保護層22
及びホトレジスト層14を除去し、図5に示した構成と
させる。例えば、等方性エッチングを使用してこれら二
つの層を除去することが可能である。次いで、図6に示
した如く、本装置上に例えば金属層等の第二導電層24
を付着形成し、且つパターン形成して、相互接続信号線
を画定することが可能である。
及びホトレジスト層14を除去し、図5に示した構成と
させる。例えば、等方性エッチングを使用してこれら二
つの層を除去することが可能である。次いで、図6に示
した如く、本装置上に例えば金属層等の第二導電層24
を付着形成し、且つパターン形成して、相互接続信号線
を画定することが可能である。
【0013】図7乃至11は、集積回路においてコンタ
クト構成体を形成するために使用することが可能な別の
実施方法を示している。図7を参照すると、集積回路に
於ける下側に存在する領域26上にコンタクトを形成す
る。下側に存在する領域26は、半導体基板又は相互接
続信号線の何れかとすることが可能である。典型的には
酸化物から形成される第一絶縁層28を本装置上に成長
させるか又は付着形成させる。典型的には窒化シリコン
からなるバリア層30を第一絶縁層28の上に付着形成
し、次いで第二絶縁層32を付着形成する。第二絶縁層
32は典型的に酸化物から構成する。次いで、ホトレジ
ストマスク34を第二絶縁層32上に付着形成し且つパ
ターン形成し、且つ第二絶縁層32と、バリア層30
と、第一絶縁層28を貫通して開口36を形成する。
クト構成体を形成するために使用することが可能な別の
実施方法を示している。図7を参照すると、集積回路に
於ける下側に存在する領域26上にコンタクトを形成す
る。下側に存在する領域26は、半導体基板又は相互接
続信号線の何れかとすることが可能である。典型的には
酸化物から形成される第一絶縁層28を本装置上に成長
させるか又は付着形成させる。典型的には窒化シリコン
からなるバリア層30を第一絶縁層28の上に付着形成
し、次いで第二絶縁層32を付着形成する。第二絶縁層
32は典型的に酸化物から構成する。次いで、ホトレジ
ストマスク34を第二絶縁層32上に付着形成し且つパ
ターン形成し、且つ第二絶縁層32と、バリア層30
と、第一絶縁層28を貫通して開口36を形成する。
【0014】図8は、ホトレジストマスク34を除去し
本装置上に導電層38を付着形成した後の集積回路を示
している。導電層38は第二絶縁層32を被覆し且つ開
口36を部分的に充填し、開口36内に導電性プラグ4
0を形成する。この好適実施例においては、導電層38
及び導電性プラグ40はアルミニウムから形成される
が、それらはその他の導電性物質から構成することも可
能である。このアルミニウムは、好適には、スパッタリ
ングにより付着形成させ、従って、それは水平表面上に
のみ付着形成する傾向となる。このことは、開口36の
垂直な側壁に沿っては殆ど又は全くアルミニウムが付着
されることはなく、従って導電層38及び導電性プラグ
40は実効的に切り離される。
本装置上に導電層38を付着形成した後の集積回路を示
している。導電層38は第二絶縁層32を被覆し且つ開
口36を部分的に充填し、開口36内に導電性プラグ4
0を形成する。この好適実施例においては、導電層38
及び導電性プラグ40はアルミニウムから形成される
が、それらはその他の導電性物質から構成することも可
能である。このアルミニウムは、好適には、スパッタリ
ングにより付着形成させ、従って、それは水平表面上に
のみ付着形成する傾向となる。このことは、開口36の
垂直な側壁に沿っては殆ど又は全くアルミニウムが付着
されることはなく、従って導電層38及び導電性プラグ
40は実効的に切り離される。
【0015】図9を参照すると、誘電体層42を導電層
38上に付着形成し且つ開口36内に延在させる。この
好適実施例においては、誘電体層42はスピンオンガラ
スから構成するが、これはその他の物質から構成するこ
とも可能である。次いで、誘電体層42を、ほぼ導電層
38が第二絶縁層32と接触する点(不図示)に到達す
るまでエッチングする。このエッチバックは、例えば、
等方性エッチングを実施することにより行うことが可能
である。
38上に付着形成し且つ開口36内に延在させる。この
好適実施例においては、誘電体層42はスピンオンガラ
スから構成するが、これはその他の物質から構成するこ
とも可能である。次いで、誘電体層42を、ほぼ導電層
38が第二絶縁層32と接触する点(不図示)に到達す
るまでエッチングする。このエッチバックは、例えば、
等方性エッチングを実施することにより行うことが可能
である。
【0016】図10は、典型的には等方性エッチングを
実施することにより、導電層38の一部を除去した後の
集積回路を示している。誘電体プラグ44が導電性プラ
グ40が導電層38の一部の除去期間中に損傷されるこ
とから保護している。次いで、誘電体プラグ44及び第
二絶縁層32を除去し、次いでバリア層30を除去す
る。バリア層30は、エッチストップとして作用し、下
側に存在する絶縁層28を保護する。例えば、各物質を
除去すべく設計された等方性エッチングを実施すること
により、これらの除去ステップの各々を実施することが
可能である。
実施することにより、導電層38の一部を除去した後の
集積回路を示している。誘電体プラグ44が導電性プラ
グ40が導電層38の一部の除去期間中に損傷されるこ
とから保護している。次いで、誘電体プラグ44及び第
二絶縁層32を除去し、次いでバリア層30を除去す
る。バリア層30は、エッチストップとして作用し、下
側に存在する絶縁層28を保護する。例えば、各物質を
除去すべく設計された等方性エッチングを実施すること
により、これらの除去ステップの各々を実施することが
可能である。
【0017】導電性プラグ44、第二絶縁層32、バリ
ア層30の除去に続いて、図11に示した如きコンタク
ト構成体が形成される。理解される如く、図11に示し
た構成体は、図5に示したコンタクト構成体と類似して
いる。本集積回路は、これで、例えば図6を参照して説
明したステップのような更なる処理ステップを行う準備
がなされている。
ア層30の除去に続いて、図11に示した如きコンタク
ト構成体が形成される。理解される如く、図11に示し
た構成体は、図5に示したコンタクト構成体と類似して
いる。本集積回路は、これで、例えば図6を参照して説
明したステップのような更なる処理ステップを行う準備
がなされている。
【0018】当業者にとって明らかな如く、上述した本
方法は、コンタクト構成体を製造する場合に典型的に遭
遇するステップカバレッジ即ち段差被覆の問題を緩和し
ている。導電層を除去する期間中に導電性プラグを保護
することにより、相互接続レベル間に良好なコンタクト
即ち接触を形成することが可能であることを確保してい
る。更に、本発明は、その寸法に関係なく、集積回路装
置における全てのコンタクトビアを充填するために使用
することが可能である。
方法は、コンタクト構成体を製造する場合に典型的に遭
遇するステップカバレッジ即ち段差被覆の問題を緩和し
ている。導電層を除去する期間中に導電性プラグを保護
することにより、相互接続レベル間に良好なコンタクト
即ち接触を形成することが可能であることを確保してい
る。更に、本発明は、その寸法に関係なく、集積回路装
置における全てのコンタクトビアを充填するために使用
することが可能である。
【0019】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図1】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
【図2】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
【図3】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
【図4】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
【図5】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
【図6】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
てコンタクトビアを製造する方法のある段階における状
態を示した概略断面図。
【図7】 本発明の別の実施例に基づいて集積回路にお
いてコンタクトビアを製造する方法のある段階における
状態を示した概略断面図。
いてコンタクトビアを製造する方法のある段階における
状態を示した概略断面図。
【図8】 本発明の別の実施例に基づいて集積回路にお
いてコンタクトビアを製造する方法のある段階における
状態を示した概略断面図。
いてコンタクトビアを製造する方法のある段階における
状態を示した概略断面図。
【図9】 本発明の別の実施例に基づいて集積回路にお
いてコンタクトビアを製造する方法のある段階における
状態を示した概略断面図。
いてコンタクトビアを製造する方法のある段階における
状態を示した概略断面図。
【図10】 本発明の別の実施例に基づいて集積回路に
おいてコンタクトビアを製造する方法のある段階におけ
る状態を示した概略断面図。
おいてコンタクトビアを製造する方法のある段階におけ
る状態を示した概略断面図。
【図11】 本発明の別の実施例に基づいて集積回路に
おいてコンタクトビアを製造する方法のある段階におけ
る状態を示した概略断面図。
おいてコンタクトビアを製造する方法のある段階におけ
る状態を示した概略断面図。
10 下側に存在する領域 12 第一絶縁層 14 ホトレジストマスク 16 開口 18 導電層 20 導電性プラグ 22 保護層 24 第二導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロイ ニョック ニューエン アメリカ合衆国, テキサス 75007, カーロルトン, ブライトン ドライブ 1724
Claims (31)
- 【請求項1】 集積回路においてコンタクト構成体を製
造する方法において、 集積回路上の下側第一絶縁層上に第一保護層を形成し、 前記第一保護層及び第一絶縁層を貫通してコンタクトを
形成すべき箇所に開口を形成し、 前記第一保護層上に第一導電層を付着形成し且つ前記開
口を部分的に充填し、その場合に前記開口内に導電性プ
ラグを形成し、 前記導電性プラグ上に第二保護層を形成し、 前記第一導電層の一部を除去し、その場合に前記第一保
護層を露出させ、 前記第一及び第二保護層を除去し、その場合に前記導電
性プラグを露出させる、上記各ステップを有することを
特徴とする方法。 - 【請求項2】 請求項1において、前記第一絶縁層が酸
化物を有することを特徴とする方法。 - 【請求項3】 請求項1において、前記第一保護層を形
成するステップが前記装置上に第一ホトレジスト層を付
着形成することを特徴とする方法。 - 【請求項4】 請求項1において、前記第一保護層を形
成するステップが、 前記装置上にバリア層を付着形成し、 前記バリア層上に第二絶縁層を付着形成し、 前記第二絶縁層上に第一ホトレジスト層を付着形成す
る、上記各ステップを有することを特徴とする方法。 - 【請求項5】 請求項4において、前記バリア層が窒化
シリコンを有することを特徴とする方法。 - 【請求項6】 請求項4において、前記第二絶縁層が酸
化物を有することを特徴とする方法。 - 【請求項7】 請求項1において、前記第一導電層がア
ルミニウムを有することを特徴とする方法。 - 【請求項8】 請求項1において、前記第二保護層を形
成するステップが、前記第一導電層上で且つ前記開口内
に延在させて第二ホトレジスト層を付着形成し、 前記第二ホトレジスト層の一部を除去し、その場合に前
記第二ホトレジスト層の一部を前記開口内に残存させ且
つ前記導電性プラグを被覆する、上記各ステップを有す
ることを特徴とする方法。 - 【請求項9】 請求項8において、前記第二保護層の一
部を除去するステップが前記層を等方的にエッチングす
ることを特徴とする方法。 - 【請求項10】 請求項1において、前記第一導電層を
除去するステップが前記層を等方的にエッチングするこ
とを特徴とする方法。 - 【請求項11】 請求項1において、前記第一及び第二
保護層を除去するステップが前記層を等方的にエッチン
グすることを特徴とする方法。 - 【請求項12】 集積回路においてコンタクト構成体を
製造する方法において、 集積回路上の絶縁層上に第一保護層を形成し、 前記絶縁層を貫通してコンタクトを形成すべき箇所に開
口を形成し、 前記第一保護層上に導電層を付着形成し、その場合に前
記導電層が部分的に前記開口を充填し、 前記導電層上で且つ前記開口内に延在させて第二保護層
を付着形成し、 前記第二保護層の一部を除去し、その場合に前記第二保
護層の一部が前記開口内に残存し、 前記導電層の一部を除去し、 残存する第二保護層及び第一保護層を除去し、その場合
に前記絶縁層の開口内に導電性プラグを形成する、上記
各ステップを有することを特徴とする方法。 - 【請求項13】 請求項12において、前記絶縁層が酸
化物を有することを特徴とする方法。 - 【請求項14】 請求項12において、前記第一保護層
を形成するステップが前記装置上にホトレジスト層を付
着形成すると共にパターン形成することを特徴とする方
法。 - 【請求項15】 請求項12において、前記第二保護層
の一部を除去するステップが前記層を等方的にエッチン
グすることを特徴とする方法。 - 【請求項16】 請求項15において、前記第二保護層
が ホトレジストを有することを特徴とする方法。 - 【請求項17】 請求項16において、前記ホトレジス
トが低粘度ホトレジストを有することを特徴とする方
法。 - 【請求項18】 請求項12において、前記導電層の一
部を除去するステップが前記層を等方的にエッチングす
ることを特徴とする方法。 - 【請求項19】 請求項18において、前記導電層がア
ルミニウムを有することを特徴とする方法。 - 【請求項20】 請求項12において、前記第一及び第
二保護層を除去するステップが前記層を等方的にエッチ
ングすることを特徴とする方法。 - 【請求項21】 集積回路においてコンタクト構成体を
製造する方法において、 集積回路における第一絶縁層上にバリア層を付着形成
し、 前記バリア層上に第二絶縁層を付着形成し、 前記第二絶縁層、バリア層及び第一絶縁層を貫通してコ
ンタクトを形成すべき箇所に開口を形成し、 前記第一絶縁層上に導電層を付着形成し、その場合に前
記第二導電層は部分的に前記開口を充填し、 前記開口内に誘電体プラグを形成し、 前記導電層の一部を除去し、その場合に前記第二絶縁層
が露出され、 前記第二絶縁層を除去し、 前記バリア層及び誘電体プラグを除去し、その場合に前
記第一絶縁層における開口内に導電性プラグが形成され
る、上記各ステップを有することを特徴とする方法。 - 【請求項22】 請求項21において、前記第一絶縁層
における開口内に誘電体プラグを形成するステップが、 前記導電層上及び前記開口内に延在させて誘電体層を付
着形成し、 前記誘電体層の一部を除去し、その場合に前記導電層が
露出され且つ前記誘電体層の一部が前記開口内に残存さ
れる、上記各ステップを有することを特徴とする方法。 - 【請求項23】 請求項22において、前記誘電体層が
スピンオンガラスを有することを特徴とする方法。 - 【請求項24】 請求項21において、前記誘電体層の
一部を除去するステップが前記層を異方的にエッチング
することを特徴とする方法。 - 【請求項25】 請求項21において、前記導電層の一
部を除去するステップが前記層を等方的にエッチングす
ることを特徴とする方法。 - 【請求項26】 請求項25において、前記導電層がア
ルミニウムを有することを特徴とする方法。 - 【請求項27】 請求項21において、前記第二絶縁層
を除去するステップが前記層を等方的にエッチングする
ことを特徴とする方法。 - 【請求項28】 請求項27において、前記第二絶縁層
が二酸化シリコンを有することを特徴とする方法。 - 【請求項29】 請求項21において、前記バリア層及
び誘電体プラグを除去するステップが前記層を等方的に
エッチングすることを特徴とする方法。 - 【請求項30】 請求項29において、前記バリア層が
窒化シリコンを有することを特徴とする方法。 - 【請求項31】 請求項21において、前記第一絶縁層
が二酸化シリコンを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80993791A | 1991-12-18 | 1991-12-18 | |
| US809937 | 1991-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267209A true JPH05267209A (ja) | 1993-10-15 |
Family
ID=25202544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338474A Pending JPH05267209A (ja) | 1991-12-18 | 1992-12-18 | 集積回路におけるコンタクトビア製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5423939A (ja) |
| EP (1) | EP0547906B1 (ja) |
| JP (1) | JPH05267209A (ja) |
| DE (1) | DE69220559T2 (ja) |
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-
1992
- 1992-12-17 DE DE69220559T patent/DE69220559T2/de not_active Expired - Fee Related
- 1992-12-17 EP EP92311557A patent/EP0547906B1/en not_active Expired - Lifetime
- 1992-12-18 JP JP4338474A patent/JPH05267209A/ja active Pending
-
1993
- 1993-08-23 US US08/110,486 patent/US5423939A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69220559D1 (de) | 1997-07-31 |
| EP0547906B1 (en) | 1997-06-25 |
| US5423939A (en) | 1995-06-13 |
| DE69220559T2 (de) | 1997-12-18 |
| EP0547906A1 (en) | 1993-06-23 |
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