JPH09330928A - 配線層の形成方法 - Google Patents
配線層の形成方法Info
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- JPH09330928A JPH09330928A JP15203696A JP15203696A JPH09330928A JP H09330928 A JPH09330928 A JP H09330928A JP 15203696 A JP15203696 A JP 15203696A JP 15203696 A JP15203696 A JP 15203696A JP H09330928 A JPH09330928 A JP H09330928A
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- conductive film
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Abstract
(57)【要約】
【課題】 近年の半導体素子の微細化に伴って、配線層
間の絶縁性の悪化や、ストレスマイグレーション、エレ
クトロンマイグレーション耐性の悪化等、配線層の信頼
性が低下する懸念が生じており、これらを解決するため
には既存の製造装置に加え、新たな装置の導入や工程数
の増加が必要となり製造コストの上昇が避けられない。 【解決手段】 半導体基板１１上に形成された層間絶縁
膜１２に配線層用溝を形成する際に、はじめに異方性エ
ッチングにより、これに引き続き等方性エッチングを行
うことにより、配線層用溝２１の底部に丸みをつけ、さ
らにこの配線層用溝２１にＣＶＤ法により絶縁膜３２を
形成し、配線層用溝３１の開口部付近にも丸みをつけ
る。
間の絶縁性の悪化や、ストレスマイグレーション、エレ
クトロンマイグレーション耐性の悪化等、配線層の信頼
性が低下する懸念が生じており、これらを解決するため
には既存の製造装置に加え、新たな装置の導入や工程数
の増加が必要となり製造コストの上昇が避けられない。 【解決手段】 半導体基板１１上に形成された層間絶縁
膜１２に配線層用溝を形成する際に、はじめに異方性エ
ッチングにより、これに引き続き等方性エッチングを行
うことにより、配線層用溝２１の底部に丸みをつけ、さ
らにこの配線層用溝２１にＣＶＤ法により絶縁膜３２を
形成し、配線層用溝３１の開口部付近にも丸みをつけ
る。
Description
【０００１】
【発明の属する技術分野】本発明は配線層の形成方法、
特に層間絶縁膜に導電膜を埋め込んで配線層を形成する
配線層の形成方法に関する。
特に層間絶縁膜に導電膜を埋め込んで配線層を形成する
配線層の形成方法に関する。
【０００２】
【従来の技術】半導体基板に形成された各種の素子の接
続を取るために、半導体基板上に形成された絶縁膜中に
導電膜により配線層を形成する技術が一般化している。
これらの技術について以下図面を用いて説明する。
続を取るために、半導体基板上に形成された絶縁膜中に
導電膜により配線層を形成する技術が一般化している。
これらの技術について以下図面を用いて説明する。
【０００３】まず図２（ａ）に示すように、半導体基板
１１１上に形成された層間絶縁膜１１２表面上に、Ａｌ
やＡｌ合金等の導電膜１１３をスパッタ法等により形成
する。次に図２（ｂ）に示すように、導電膜１１３上に
ＰＥＰ（Photo Engraving Process ）により図示せぬレ
ジストパターンを形成し、これをマスクにエッチングす
ることにより、導電膜１１３をパターニングし、配線層
１２１を形成する。次に図２（ｃ）に示すように、配線
層１２１表面上及び、層間絶縁膜１１２表面上にＣＶＤ
（Chemical Vapour Deposition）法等により層間絶縁膜
１３１を形成する。次に図示はしないが、層間絶縁膜１
３１表面上の平坦化を行う。この配線層の形成方法は現
在最も広く用いられている技術である。しかしながら、
近年の半導体装置の微細化により、半導体基板上には微
細なパターンが高密度で形成されるようになっている。
また半導体基板上には配線層が多層に形成されるように
なっている。このため上記の技術では、層間絶縁膜の平
坦化を十分に行うことが困難となりつつあり、これら配
線層表面の凹凸の影響により、配線層間の絶縁性の悪化
や、ストレスマイグレーション耐性、エレクトロンマイ
グレーション耐性の悪化等が生じ、配線層の信頼性が低
下する懸念がある。
１１１上に形成された層間絶縁膜１１２表面上に、Ａｌ
やＡｌ合金等の導電膜１１３をスパッタ法等により形成
する。次に図２（ｂ）に示すように、導電膜１１３上に
ＰＥＰ（Photo Engraving Process ）により図示せぬレ
ジストパターンを形成し、これをマスクにエッチングす
ることにより、導電膜１１３をパターニングし、配線層
１２１を形成する。次に図２（ｃ）に示すように、配線
層１２１表面上及び、層間絶縁膜１１２表面上にＣＶＤ
（Chemical Vapour Deposition）法等により層間絶縁膜
１３１を形成する。次に図示はしないが、層間絶縁膜１
３１表面上の平坦化を行う。この配線層の形成方法は現
在最も広く用いられている技術である。しかしながら、
近年の半導体装置の微細化により、半導体基板上には微
細なパターンが高密度で形成されるようになっている。
また半導体基板上には配線層が多層に形成されるように
なっている。このため上記の技術では、層間絶縁膜の平
坦化を十分に行うことが困難となりつつあり、これら配
線層表面の凹凸の影響により、配線層間の絶縁性の悪化
や、ストレスマイグレーション耐性、エレクトロンマイ
グレーション耐性の悪化等が生じ、配線層の信頼性が低
下する懸念がある。
【０００４】このため近年では、次に示すような技術が
検討されている。まず図３（ａ）に示すように、半導体
基板２１１上に形成された層間絶縁膜２１２上に、ＰＥ
Ｐにより図示せぬレジストパターンを形成し、これをマ
スクとして層間絶縁膜２１２に配線層を形成するための
配線層用溝２１３を形成する。次に図３（ｂ）に示すよ
うに、スパッタ法により配線層用溝２１３内に完全に埋
め込むように、ＡｌやＡｌ合金等の導電膜２２１をスパ
ッタ法により形成する。次に図３（ｃ）に示すように、
絶縁膜と導電膜２２１との選択比が良好なエッチバック
或いはＣＭＰ（Chemical Mechanical Polish）法を行
い、配線層用溝２１３内にのみ配線層２３１を形成す
る。次に配線層２３１及び絶縁膜２１２表面上に、ＣＶ
Ｄ法等により層間絶縁膜２３２を形成する。
検討されている。まず図３（ａ）に示すように、半導体
基板２１１上に形成された層間絶縁膜２１２上に、ＰＥ
Ｐにより図示せぬレジストパターンを形成し、これをマ
スクとして層間絶縁膜２１２に配線層を形成するための
配線層用溝２１３を形成する。次に図３（ｂ）に示すよ
うに、スパッタ法により配線層用溝２１３内に完全に埋
め込むように、ＡｌやＡｌ合金等の導電膜２２１をスパ
ッタ法により形成する。次に図３（ｃ）に示すように、
絶縁膜と導電膜２２１との選択比が良好なエッチバック
或いはＣＭＰ（Chemical Mechanical Polish）法を行
い、配線層用溝２１３内にのみ配線層２３１を形成す
る。次に配線層２３１及び絶縁膜２１２表面上に、ＣＶ
Ｄ法等により層間絶縁膜２３２を形成する。
【０００５】この方法によれば、配線層をパターニング
して形成する方法に比べ、層間絶縁膜の平坦性が向上
し、配線層を多層に形成することが容易になる。しかし
ながら、スパッタ法によるＡｌやＡｌ合金の蒸着では被
覆率が十分でないため、特にアスペクト比が高い微細な
配線層用溝内を完全に埋め込むことが難しく、配線層に
鬆が生じる場合がある。従って配線層の抵抗値のばらつ
きや、ストレスマイグレーション耐性の悪化、エレクト
ロンマイグレーション耐性の悪化等が生じ、配線層の信
頼性が低下する懸念がある。
して形成する方法に比べ、層間絶縁膜の平坦性が向上
し、配線層を多層に形成することが容易になる。しかし
ながら、スパッタ法によるＡｌやＡｌ合金の蒸着では被
覆率が十分でないため、特にアスペクト比が高い微細な
配線層用溝内を完全に埋め込むことが難しく、配線層に
鬆が生じる場合がある。従って配線層の抵抗値のばらつ
きや、ストレスマイグレーション耐性の悪化、エレクト
ロンマイグレーション耐性の悪化等が生じ、配線層の信
頼性が低下する懸念がある。
【０００６】このためスパッタを行う際に、ＡｌやＡｌ
合金をメルトしながら形成する技術や、スパッタ法に比
べ被覆率が良好なＣＶＤ法を用いて、ＡｌやＡｌ合金を
形成する技術が開発されているが、例えばメルトを行う
場合には、半導体基板を予め摂氏４００度乃至５００度
程度に加熱しておく必要があり、またＣＶＤ法による場
合では、既存の設備を追加する必要がある。すなわちこ
れらの方法では、新たなスパッタ装置やＣＶＤ装置の導
入や、工程数の増加は必須となり製造コストの上昇を招
くという問題が生じる。
合金をメルトしながら形成する技術や、スパッタ法に比
べ被覆率が良好なＣＶＤ法を用いて、ＡｌやＡｌ合金を
形成する技術が開発されているが、例えばメルトを行う
場合には、半導体基板を予め摂氏４００度乃至５００度
程度に加熱しておく必要があり、またＣＶＤ法による場
合では、既存の設備を追加する必要がある。すなわちこ
れらの方法では、新たなスパッタ装置やＣＶＤ装置の導
入や、工程数の増加は必須となり製造コストの上昇を招
くという問題が生じる。
【０００７】
【発明が解決しようとする課題】上記のように従来の配
線層の製造方法によれば、近年の半導体素子の微細化に
伴って、配線層間の絶縁性の悪化や、ストレスマイグレ
ーション、エレクトロンマイグレーション耐性の悪化
等、配線層の信頼性が低下する懸念が生じている。これ
らの問題点に対応するために、新たな技術の開発が行わ
れているが、これらの技術では既存の製造装置に加え、
新たな装置の導入や工程数の増加が必要であり、これに
よるコストの上昇が避けられない。
線層の製造方法によれば、近年の半導体素子の微細化に
伴って、配線層間の絶縁性の悪化や、ストレスマイグレ
ーション、エレクトロンマイグレーション耐性の悪化
等、配線層の信頼性が低下する懸念が生じている。これ
らの問題点に対応するために、新たな技術の開発が行わ
れているが、これらの技術では既存の製造装置に加え、
新たな装置の導入や工程数の増加が必要であり、これに
よるコストの上昇が避けられない。
【０００８】本発明はこれらの問題点を鑑み、工程数の
増加をさほど伴わず、また新たな製造設備の導入を必要
とせずに製造コストの上昇を抑えつつ、近年の半導体素
子の微細化に十分に対応することが可能な配線層の形成
方法を提供するものである。
増加をさほど伴わず、また新たな製造設備の導入を必要
とせずに製造コストの上昇を抑えつつ、近年の半導体素
子の微細化に十分に対応することが可能な配線層の形成
方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記の課題を解
決するために以下に示すような手段を用いる。すなわ
ち、半導体基板上の第一絶縁膜表面上に開口を有するマ
スクを形成する工程と、前記マスクを用い、異方性エッ
チングにより前記第一絶縁膜をエッチングし、配線層用
溝を形成する工程と、その後、等方性エッチングにより
前記配線層用溝表面をエッチングし、前記配線層用溝を
曲面化する工程と、前記マスクを除去する工程と、気相
成長法により前記第一絶縁膜表面に第二絶縁膜を形成す
る工程と、前記第二絶縁膜表面上に導電膜を形成する工
程と、前記導電膜を前記配線層用溝の内部にのみ残留さ
せる工程とを有することを特徴とする。
決するために以下に示すような手段を用いる。すなわ
ち、半導体基板上の第一絶縁膜表面上に開口を有するマ
スクを形成する工程と、前記マスクを用い、異方性エッ
チングにより前記第一絶縁膜をエッチングし、配線層用
溝を形成する工程と、その後、等方性エッチングにより
前記配線層用溝表面をエッチングし、前記配線層用溝を
曲面化する工程と、前記マスクを除去する工程と、気相
成長法により前記第一絶縁膜表面に第二絶縁膜を形成す
る工程と、前記第二絶縁膜表面上に導電膜を形成する工
程と、前記導電膜を前記配線層用溝の内部にのみ残留さ
せる工程とを有することを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１を用いて説明する。まず図１（ａ）に示すよう
に、半導体基板１１上には膜厚２μｍ程度の層間絶縁膜
１２、例えばＰＳＧ（Phosph Silicate Glass ）膜や酸
化膜の積層膜が形成されている。次に層間絶縁膜１２表
面上にフォトレジストを形成し、配線層用溝を形成する
予定の領域上を開口し、レジストマスク１３を形成す
る。レジストマスクの開口幅は、配線層用溝の開口幅を
考慮し、０．８μｍ程度とする。
て図１を用いて説明する。まず図１（ａ）に示すよう
に、半導体基板１１上には膜厚２μｍ程度の層間絶縁膜
１２、例えばＰＳＧ（Phosph Silicate Glass ）膜や酸
化膜の積層膜が形成されている。次に層間絶縁膜１２表
面上にフォトレジストを形成し、配線層用溝を形成する
予定の領域上を開口し、レジストマスク１３を形成す
る。レジストマスクの開口幅は、配線層用溝の開口幅を
考慮し、０．８μｍ程度とする。
【００１１】続いて図１（ｂ）に示すように、レジスト
マスク１３をマスクとして、異方性エッチング法によ
り、層間絶縁膜１２に深さ０．６μｍ程度の配線層用溝
２１を形成する。尚、異方性エッチングを用いたため、
配線層用溝２１は断面が方形に形成される。
マスク１３をマスクとして、異方性エッチング法によ
り、層間絶縁膜１２に深さ０．６μｍ程度の配線層用溝
２１を形成する。尚、異方性エッチングを用いたため、
配線層用溝２１は断面が方形に形成される。
【００１２】続いて図１（ｃ）に示すように、先の工程
に引き続き、レジストマスクを残留させたまま、等方性
エッチング法により、層間絶縁膜１２に形成された配線
層用溝２１表面を０．４μｍ程度さらにエッチングす
る。この工程により、方形に形成された配線層用溝２１
の断面に丸みをつけることができる。またレジストマス
ク１３の開口幅０．８μｍに対し、形成された配線層用
溝の寸法変換差は０．４μｍ程度生じる。
に引き続き、レジストマスクを残留させたまま、等方性
エッチング法により、層間絶縁膜１２に形成された配線
層用溝２１表面を０．４μｍ程度さらにエッチングす
る。この工程により、方形に形成された配線層用溝２１
の断面に丸みをつけることができる。またレジストマス
ク１３の開口幅０．８μｍに対し、形成された配線層用
溝の寸法変換差は０．４μｍ程度生じる。
【００１３】続いて図１（ｄ）に示すように、レジスト
マスク１３をアッシングにより除去する。この状態では
配線層用溝２１上部の開口部付近ではエッジ３１が生じ
ている。次に層間絶縁膜１２表面上に膜厚０．４μｍ程
度の絶縁膜３２、例えば酸化膜をＣＶＤ法により形成す
る。これにより、配線層用溝２１の開口部付近を丸める
ことができる。またこの絶縁膜３２の形成により、寸法
変換差を無くすことができる。
マスク１３をアッシングにより除去する。この状態では
配線層用溝２１上部の開口部付近ではエッジ３１が生じ
ている。次に層間絶縁膜１２表面上に膜厚０．４μｍ程
度の絶縁膜３２、例えば酸化膜をＣＶＤ法により形成す
る。これにより、配線層用溝２１の開口部付近を丸める
ことができる。またこの絶縁膜３２の形成により、寸法
変換差を無くすことができる。
【００１４】また、図示はしないが、配線層用溝２１下
に形成されている他の配線層や半導体基板に形成されて
いる素子との導通を図る場合には、本工程の終了後、絶
縁膜３２、層間絶縁膜１２にビアホールやコンタクトホ
ールを開口しておく。
に形成されている他の配線層や半導体基板に形成されて
いる素子との導通を図る場合には、本工程の終了後、絶
縁膜３２、層間絶縁膜１２にビアホールやコンタクトホ
ールを開口しておく。
【００１５】続いて図１（ｅ）に示すように、配線層用
溝２１内部が埋め込まれるように、膜厚１．０μｍ程度
のＡｌまたはＡｌ合金（一例として、Ｓｉが１．０％、
Ｃｕが０．５％含有されたＡｌ）等の導電膜４１をスパ
ッタ法により形成する。
溝２１内部が埋め込まれるように、膜厚１．０μｍ程度
のＡｌまたはＡｌ合金（一例として、Ｓｉが１．０％、
Ｃｕが０．５％含有されたＡｌ）等の導電膜４１をスパ
ッタ法により形成する。
【００１６】本発明によれば、絶縁膜に形成される配線
層用溝２１の底部には丸みがついており、また開口部付
近においても丸みがついているために、スパッタ法によ
ってでも、鬆を生じずに配線層用溝２１内を導電膜４１
で完全に埋め込むことが可能となる。
層用溝２１の底部には丸みがついており、また開口部付
近においても丸みがついているために、スパッタ法によ
ってでも、鬆を生じずに配線層用溝２１内を導電膜４１
で完全に埋め込むことが可能となる。
【００１７】尚、さらに確実に配線層用溝２１内に導電
膜４１を埋め込む必要がある場合には、勿論従来と同様
に、スパッタを行う際に、半導体基板を予め摂氏４００
度乃至５００度程度に加熱し、ＡｌやＡｌ合金をメルト
しながら形成する技術を用いてもよい。この場合、従来
の技術で指摘したように新たな設備等を導入する必要が
有るが、配線層用溝の形状に丸みがついているために、
従来に比べ、さらに信頼性高く配線層用溝２１内に導電
膜４１を埋め込むことが可能となる。
膜４１を埋め込む必要がある場合には、勿論従来と同様
に、スパッタを行う際に、半導体基板を予め摂氏４００
度乃至５００度程度に加熱し、ＡｌやＡｌ合金をメルト
しながら形成する技術を用いてもよい。この場合、従来
の技術で指摘したように新たな設備等を導入する必要が
有るが、配線層用溝の形状に丸みがついているために、
従来に比べ、さらに信頼性高く配線層用溝２１内に導電
膜４１を埋め込むことが可能となる。
【００１８】続いて図１（ｆ）に示すように、配線層用
溝２１内にのみ導電膜を残留させるために、導電膜４１
表面上に導電膜４１とのエッチング選択比が同程度とな
るフォトレジスト５１を形成する。
溝２１内にのみ導電膜を残留させるために、導電膜４１
表面上に導電膜４１とのエッチング選択比が同程度とな
るフォトレジスト５１を形成する。
【００１９】続いて図１（ｇ）に示すように、導電膜４
１とフォトレジスト５１とのエッチング選択比が同程度
のエッチング液により、フォトレジスト５１、配線層用
溝４１以外に形成されている導電膜４１をエッチバック
（レジストエッチバック法）し、配線層６１を形成す
る。これにより、表面に凹凸を生じさせずに配線層６１
を形成することができる。
１とフォトレジスト５１とのエッチング選択比が同程度
のエッチング液により、フォトレジスト５１、配線層用
溝４１以外に形成されている導電膜４１をエッチバック
（レジストエッチバック法）し、配線層６１を形成す
る。これにより、表面に凹凸を生じさせずに配線層６１
を形成することができる。
【００２０】尚、導電膜４１のエッチバックでは、上記
の方法の他に、ＣＭＰ法を用いてもよく、この場合、フ
ォトレジスト５１を形成する必要もなく、またＣＭＰ技
術の進歩により、レジストエッチバック法を用いた場合
より、より平坦化することが可能となる。さらに導電膜
４１の形成時に導電膜４１をメルトしながら形成した場
合には、絶縁膜３２表面に導電膜４１を平坦化して形成
することが可能となるので、これをエッチバック（ブラ
ンケットエッチバック法）する方法を用いてもよい。
の方法の他に、ＣＭＰ法を用いてもよく、この場合、フ
ォトレジスト５１を形成する必要もなく、またＣＭＰ技
術の進歩により、レジストエッチバック法を用いた場合
より、より平坦化することが可能となる。さらに導電膜
４１の形成時に導電膜４１をメルトしながら形成した場
合には、絶縁膜３２表面に導電膜４１を平坦化して形成
することが可能となるので、これをエッチバック（ブラ
ンケットエッチバック法）する方法を用いてもよい。
【００２１】続いて図１（ｈ）に示すように配線層６
１、絶縁膜３２表面上に層間絶縁膜７１をＣＶＤ法等に
より形成する。以上の工程により、本発明の実施の形態
による配線層の形成工程が終了する。
１、絶縁膜３２表面上に層間絶縁膜７１をＣＶＤ法等に
より形成する。以上の工程により、本発明の実施の形態
による配線層の形成工程が終了する。
【００２２】尚、本発明はその趣旨を逸脱しない範囲に
おいて、種々の態様により実施することが可能である。
例えば上記の実施の形態においては、レジストマスク１
３の開口幅を０．８μｍとし、このレジストマスクをマ
スクとして異方性エッチングにより形成された配線層用
溝２１をさらに等法性エッチングによりさらに０．４μ
ｍ拡張し、この配線層用溝に膜厚０．４μｍ程度の絶縁
膜３２を形成することによって、最終的にレジストマス
ク１３に対する寸法変換差を無くしている。しかしなが
ら等方性エッチングによるエッチング量と、絶縁膜３２
の膜厚とを一致させる必要はなく、最終的に形成する配
線層用溝の開口幅に基づいて、レジストマスク１３の開
口幅、等方性エッチングのエッチング量、絶縁膜３２を
決定すればよい。
おいて、種々の態様により実施することが可能である。
例えば上記の実施の形態においては、レジストマスク１
３の開口幅を０．８μｍとし、このレジストマスクをマ
スクとして異方性エッチングにより形成された配線層用
溝２１をさらに等法性エッチングによりさらに０．４μ
ｍ拡張し、この配線層用溝に膜厚０．４μｍ程度の絶縁
膜３２を形成することによって、最終的にレジストマス
ク１３に対する寸法変換差を無くしている。しかしなが
ら等方性エッチングによるエッチング量と、絶縁膜３２
の膜厚とを一致させる必要はなく、最終的に形成する配
線層用溝の開口幅に基づいて、レジストマスク１３の開
口幅、等方性エッチングのエッチング量、絶縁膜３２を
決定すればよい。
【００２３】またこの他、各膜の膜厚や種類についても
上記の実施の形態で示したものに限定されることはな
い。本発明によれば、半導体基板上に形成された層間絶
縁膜に配線層用溝を形成する際に、はじめに異方性エッ
チングにより、これに引き続き等方性エッチングを行う
ことにより、配線層用溝の底部に丸みをつける。さらに
この配線層用溝にＣＶＤ法により絶縁膜を形成すること
により、配線層用溝の開口部付近にも丸みをつける。こ
れにより従来のスパッタ法を用いて、この配線層用溝内
を導電膜で完全に埋め込むことができる。従って、配線
層の凹凸による配線層間での絶縁性の低下の問題やスト
レスマイグレーション耐性、エレクトロンマイグレーシ
ョン耐性の悪化等の問題を解決することができ、層間絶
縁膜内に配線層を信頼性高く形成することができる。さ
らに新たな製造設備の導入を必要とせずにも、上記の実
施の態様を実施することが可能であり、製造コストの上
昇を抑えることができる。
上記の実施の形態で示したものに限定されることはな
い。本発明によれば、半導体基板上に形成された層間絶
縁膜に配線層用溝を形成する際に、はじめに異方性エッ
チングにより、これに引き続き等方性エッチングを行う
ことにより、配線層用溝の底部に丸みをつける。さらに
この配線層用溝にＣＶＤ法により絶縁膜を形成すること
により、配線層用溝の開口部付近にも丸みをつける。こ
れにより従来のスパッタ法を用いて、この配線層用溝内
を導電膜で完全に埋め込むことができる。従って、配線
層の凹凸による配線層間での絶縁性の低下の問題やスト
レスマイグレーション耐性、エレクトロンマイグレーシ
ョン耐性の悪化等の問題を解決することができ、層間絶
縁膜内に配線層を信頼性高く形成することができる。さ
らに新たな製造設備の導入を必要とせずにも、上記の実
施の態様を実施することが可能であり、製造コストの上
昇を抑えることができる。
【００２４】
【発明の効果】本発明によれば、僅かな工程数の増加の
みで、従来のスパッタ法を用いて、配線層を形成するた
めに、配線層用溝内を導電膜で完全に埋め込むことが可
能となる。従って、配線層の凹凸による配線層間での絶
縁性の低下の問題やストレスマイグレーション耐性、エ
レクトロンマイグレーション耐性の悪化等の問題を解決
することができ、層間絶縁膜内に配線層を信頼性高く形
成することができる。さらに新たな製造設備の導入を必
要とせずにも、上記の実施の態様を実施することが可能
であり、製造コストの上昇を抑えることができる。
みで、従来のスパッタ法を用いて、配線層を形成するた
めに、配線層用溝内を導電膜で完全に埋め込むことが可
能となる。従って、配線層の凹凸による配線層間での絶
縁性の低下の問題やストレスマイグレーション耐性、エ
レクトロンマイグレーション耐性の悪化等の問題を解決
することができ、層間絶縁膜内に配線層を信頼性高く形
成することができる。さらに新たな製造設備の導入を必
要とせずにも、上記の実施の態様を実施することが可能
であり、製造コストの上昇を抑えることができる。
【図１】本発明の実施の形態を説明する工程断面図。
【図２】従来の製造方法を説明する工程断面図。
【図３】従来の製造方法を説明する工程断面図。
１１、１１１、２１１ 半導体基板 １２、７１、１１２、１３１、２１２、２３２ 層間
絶縁膜 １３ レジストマスク ２１、２１３ 配線層用溝 ３１ エッジ ３２ 絶縁膜 ４１、１１３、２２１ 導電膜 ５１ フォトレジスト ６１、１２１、２３１ 配線層
絶縁膜 １３ レジストマスク ２１、２１３ 配線層用溝 ３１ エッジ ３２ 絶縁膜 ４１、１１３、２２１ 導電膜 ５１ フォトレジスト ６１、１２１、２３１ 配線層
Claims (6)
- 【請求項１】 半導体基板上の第一絶縁膜表面上に開口
を有するマスクを形成する工程と、 前記マスクを用い、異方性エッチングにより前記第一絶
縁膜をエッチングし、配線層用溝を形成する工程と、 その後、等方性エッチングにより前記配線層用溝表面を
エッチングし、前記配線層用溝を曲面化する工程と、 前記マスクを除去する工程と、 気相成長法により前記第一絶縁膜表面に第二絶縁膜を形
成する工程と、 前記第二絶縁膜表面上に導電膜を形成する工程と、 前記導電膜を前記配線層用溝の内部にのみ残留させる工
程とを有することを特徴とする配線層の形成方法。 - 【請求項２】 前記導電膜を前記拡張された配線層用溝
の内部にのみ残留させる工程は、前記第二絶縁膜表面上
に形成された前記導電膜をＣＭＰ法により除去すること
により行うことを特徴とする請求項１記載の配線層の形
成方法。 - 【請求項３】 前記導電膜を前記拡張された配線層用溝
の内部にのみ残留させる工程は、前記導電膜表面上にフ
ォトレジストを形成する工程と、前記導電膜と前記フォ
トレジストと前記導電膜とのエッチング選択比が実質的
に同一となる条件でエッチングを行う工程とを有するこ
とを特徴とする請求項１記載の配線層の形成方法。 - 【請求項４】 前記第二絶縁膜表面上に導電膜を形成す
る工程は、前記半導体基板を前記導電膜の融点にまで加
熱して行うことを特徴とする請求項１記載の配線層の形
成方法。 - 【請求項５】 前記第二絶縁膜表面上に導電膜を形成す
る工程は、スパッタ法により行うことを特徴とする請求
項１記載の配線層の形成方法。 - 【請求項６】 半導体基板上に形成された第一絶縁膜に
底部に曲面を有する配線層用溝を形成する工程と、 前記配線層用溝表面を含む前記第一絶縁膜表面上に第二
絶縁膜を形成し、前記配線層用溝開口部を曲面化する工
程と、 前記第二絶縁膜が形成された前記配線層用溝内に導電膜
を埋め込む工程とを有することを特徴とする配線層の形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15203696A JPH09330928A (ja) | 1996-06-13 | 1996-06-13 | 配線層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15203696A JPH09330928A (ja) | 1996-06-13 | 1996-06-13 | 配線層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330928A true JPH09330928A (ja) | 1997-12-22 |
Family
ID=15531661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15203696A Pending JPH09330928A (ja) | 1996-06-13 | 1996-06-13 | 配線層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330928A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| CN102629568A (zh) * | 2011-02-07 | 2012-08-08 | 精工电子有限公司 | 半导体装置 |
-
1996
- 1996-06-13 JP JP15203696A patent/JPH09330928A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| CN102629568A (zh) * | 2011-02-07 | 2012-08-08 | 精工电子有限公司 | 半导体装置 |
| JP2012164825A (ja) * | 2011-02-07 | 2012-08-30 | Seiko Instruments Inc | 半導体装置 |
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