JPH05267325A - Manufacture of mis transistor - Google Patents
Manufacture of mis transistorInfo
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＤＤ（ライトリ ド
―プト ドレイン）構造を有するＭＩＳトランジスタの
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MIS transistor having an LDD (write-drain drain) structure.
【０００２】[0002]
【従来の技術】図２は、従来例を示した説明図であり、
ＬＤＤ構造を有するＭＩＳトランジスタの製造方法を示
した図である。2. Description of the Related Art FIG. 2 is an explanatory view showing a conventional example.
FIG. 6 is a diagram showing a method of manufacturing an MIS transistor having an LDD structure.
【０００３】３１はシリコン基板、３２はゲ―ト絶縁
層、３３はゲ―ト電極、３４は絶縁層、３５はＬＤＤ構
造を形成するための絶縁層である。３６は低濃度イオン
注入層、３６ａはこの低濃度イオン注入層３６を活性化
した低濃度拡散層、３７は高濃度イオン注入層、３７ａ
はこの高濃度イオン注入層３７を活性化した高濃度拡散
層である。Reference numeral 31 is a silicon substrate, 32 is a gate insulating layer, 33 is a gate electrode, 34 is an insulating layer, and 35 is an insulating layer for forming an LDD structure. Reference numeral 36 denotes a low-concentration ion implantation layer, 36a denotes a low-concentration diffusion layer that activates the low-concentration ion implantation layer 36, 37 denotes a high-concentration ion implantation layer, and 37a.
Is a high-concentration diffusion layer obtained by activating the high-concentration ion implantation layer 37.
【０００４】つぎに、図２（Ａ）〜（Ｃ）にしたがって
製造方法の説明を行う。Next, the manufacturing method will be described with reference to FIGS.
【０００５】（Ａ）ゲ―ト電極３３をマスクとして不純
物のイオン注入を行い、低濃度イオン注入層３６を形成
する。(A) Impurity ions are implanted by using the gate electrode 33 as a mask to form a low concentration ion implantation layer 36.
【０００６】（Ｂ）絶縁層３５を形成し、この絶縁層３
５およびゲ―ト電極３３をマスクとして不純物のイオン
注入を行い、高濃度イオン注入層３７を形成する。(B) The insulating layer 35 is formed, and the insulating layer 3 is formed.
Ion implantation of impurities is performed by using 5 and the gate electrode 33 as a mask to form a high concentration ion implantation layer 37.
【０００７】（Ｄ）熱処理により不純物の活性化を行
い、低濃度拡散層３６ａおよび高濃度拡散層３７ａを形
成する。(D) The impurities are activated by heat treatment to form the low concentration diffusion layer 36a and the high concentration diffusion layer 37a.
【０００８】[0008]
【発明が解決しようとする課題】上記従来の方法では、
２度のイオン注入工程、絶縁層３５の形成工程等、製造
工程が複雑になるという問題点があった。SUMMARY OF THE INVENTION In the above conventional method,
There is a problem in that the manufacturing process is complicated, such as the ion implantation process twice and the insulating layer 35 forming process.
【０００９】本発明の目的は、ＬＤＤ構造を有するＭＩ
Ｓトランジスタにおいて、その製造工程を簡略化するこ
とである。An object of the present invention is to have an MI having an LDD structure.
It is to simplify the manufacturing process of the S-transistor.
【００１０】[0010]
【課題を解決するための手段】本発明のＭＩＳトランジ
スタの製造方法は、側壁がテ―パ―状のレジスト層をマ
スクとして不純物をイオン注入することにより、レジス
ト層の側壁下部に低濃度イオン注入層をこの低濃度イオ
ン注入層の外側に高濃度イオン注入層を同時に形成する
とともに、上記レジスト層をゲ―ト電極形成のマスクと
して用いるものである。According to a method of manufacturing a MIS transistor of the present invention, impurities are ion-implanted using a resist layer having a taper side wall as a mask, so that low-concentration ion implantation is performed below the side wall of the resist layer. A layer is formed simultaneously with a high concentration ion implantation layer outside the low concentration ion implantation layer, and the resist layer is used as a mask for forming a gate electrode.
【００１１】[0011]
【実施例】図１は、本発明の実施例を示した説明図であ
り、ＬＤＤ構造を有するＭＩＳトランジスタの製造方法
を示した図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is an explanatory view showing an embodiment of the present invention, showing a method of manufacturing a MIS transistor having an LDD structure.
【００１２】１１はシリコン基板、１２は熱酸化シリコ
ンを用いたゲ―ト絶縁層（層厚は１０〜５０ｎｍ程度）
である。１３はポリシリコンを用いた導電層（層厚は１
００〜５００ｎｍ程度）、１３ａはこの導電層１３をエ
ッチングして形成されたゲ―ト電極である。１４はフォ
トレジスト層であり、図１に示すように側壁がテ―パ―
状となっている。１５は低濃度イオン注入層、１５ａは
この低濃度イオン注入層１５を活性化した低濃度拡散層
である。１６は高濃度イオン注入層、１６ａはこの高濃
度イオン注入層１６を活性化した高濃度拡散層である。Reference numeral 11 is a silicon substrate, and 12 is a gate insulating layer using thermally oxidized silicon (layer thickness is about 10 to 50 nm).
Is. 13 is a conductive layer using polysilicon (layer thickness is 1
Reference numeral 13a is a gate electrode formed by etching the conductive layer 13. 14 is a photoresist layer, the side walls of which are tapered as shown in FIG.
It is in a state. Reference numeral 15 is a low-concentration ion implantation layer, and 15a is a low-concentration diffusion layer that activates the low-concentration ion implantation layer 15. Reference numeral 16 is a high-concentration ion implantation layer, and 16a is a high-concentration diffusion layer that activates the high-concentration ion implantation layer 16.
【００１３】つぎに、図１（Ａ）〜（Ｄ）にしたがって
製造方法の説明を行う。Next, the manufacturing method will be described with reference to FIGS.
【００１４】（Ａ）シリコン基板１１上にゲ―ト絶縁層
１２および導電層１３を形成した後、導電層１３上に側
壁がテ―パ―状のフォトレジスト層１４を形成する。(A) After the gate insulating layer 12 and the conductive layer 13 are formed on the silicon substrate 11, a photoresist layer 14 having a taper side wall is formed on the conductive layer 13.
【００１５】（Ｂ）不純物を所定の加速電圧でイオン注
入し、フォトレジスト層１４の側壁下部に対応して低濃
度イオン注入層１５を、この低濃度イオン注入層１５の
外側に高濃度イオン注入層１６を形成する。すなわち、
単一のイオン注入工程により、低濃度イオン注入層１５
および高濃度イオン注入層１６が同時に形成されること
になる。フォトレジスト層１４の側壁下部では、内側に
向かって徐々に不純物濃度が低くなっている。(B) Impurities are ion-implanted at a predetermined acceleration voltage to form a low-concentration ion-implanted layer 15 corresponding to the lower portion of the side wall of the photoresist layer 14, and a high-concentration ion-implanted outside the low-concentration ion-implanted layer 15. Form layer 16. That is,
The low concentration ion implantation layer 15 is formed by a single ion implantation process.
And the high concentration ion implantation layer 16 is formed at the same time. In the lower portion of the sidewall of the photoresist layer 14, the impurity concentration gradually decreases toward the inside.
【００１６】（Ｃ）上記フォトレジスト層１４をマスク
とした異方性ドライエッチングにより導電層１３をエッ
チングし、ゲ―ト電極１３ａを形成する。エッチング終
了後、フォトレジスト層１４を除去する。このように、
フォトレジスト層１４をイオン注入のマスクおよびゲ―
ト電極形成のマスクとして共用することにより、ゲ―ト
電極１３ａのエッジを境にして、低濃度イオン注入層１
５と高濃度イオン注入層１６とが形成されることにな
る。(C) The conductive layer 13 is etched by anisotropic dry etching using the photoresist layer 14 as a mask to form a gate electrode 13a. After the etching is completed, the photoresist layer 14 is removed. in this way,
The photoresist layer 14 is used as an ion implantation mask and gate.
The low-concentration ion-implanted layer 1 is formed with the edge of the gate electrode 13a as a boundary by being shared as a mask for forming the gate electrode
5 and the high concentration ion implantation layer 16 are formed.
【００１７】（Ｄ）熱処理により不純物の活性化を行
い、低濃度イオン注入層１５に対応して低濃度拡散層１
５ａを、高濃度イオン注入層１６に対応して高濃度拡散
層１６ａを形成する。いうまでもないが、高濃度拡散層
１６ａはＭＩＳトランジスタのソ―ス／ドレインとなる
ものである。(D) The impurities are activated by heat treatment, and the low-concentration diffusion layer 1 corresponding to the low-concentration ion-implanted layer 15 is formed.
5a, a high concentration diffusion layer 16a corresponding to the high concentration ion implantation layer 16 is formed. Needless to say, the high concentration diffusion layer 16a serves as the source / drain of the MIS transistor.
【００１８】[0018]
【発明の効果】本発明では、側壁がテ―パ―状のレジス
ト層をイオン注入のマスクおよびゲ―ト電極形成のマス
クとして用いることにより、低濃度イオン注入層と高濃
度イオン注入層とを同時に形成するため、製造工程を大
幅に簡略化できる。According to the present invention, the low-concentration ion-implanted layer and the high-concentration ion-implanted layer are formed by using the resist layer having the tapered side wall as the mask for ion implantation and the mask for forming the gate electrode. Since they are formed at the same time, the manufacturing process can be greatly simplified.
【図１】本発明の実施例を示した説明図である。FIG. 1 is an explanatory diagram showing an embodiment of the present invention.
【図２】従来例を示した説明図である。FIG. 2 is an explanatory diagram showing a conventional example.
【符号の説明】 １１……シリコン基板 １３……導電層 １３ａ…ゲ―ト電極 １４……フォトレジスト層 １５……低濃度イオン注入層 １６……高濃度イオン注入層[Explanation of reference numerals] 11 ... Silicon substrate 13 ... Conductive layer 13a ... Gate electrode 14 ... Photoresist layer 15 ... Low-concentration ion implantation layer 16 ... High-concentration ion implantation layer
Claims (1)
工程と、 上記導電層上に側壁がテ―パ―状のレジスト層を形成す
る工程と、 上記レジスト層をマスクとして上記半導体基板に不純物
をイオン注入することにより、上記レジスト層の側壁下
部に低濃度イオン注入層をこの低濃度イオン注入層の外
側に高濃度イオン注入層を同時に形成する工程と、 上記レジスト層をマスクとして上記導電層をエッチング
することによりゲ―ト電極を形成する工程とを有するこ
とを特徴とするＭＩＳトランジスタの製造方法。1. A step of forming a conductive layer on a main surface side of a semiconductor substrate, a step of forming a resist layer having a taper side wall on the conductive layer, and the semiconductor substrate using the resist layer as a mask. A step of simultaneously forming a low-concentration ion-implanted layer on the lower side wall of the resist layer by ion-implanting impurities into the outer side of the low-concentration ion-implanted layer, and using the resist layer as a mask. And a step of forming a gate electrode by etching the conductive layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051792A JPH05267325A (en) | 1992-03-17 | 1992-03-17 | Manufacture of mis transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051792A JPH05267325A (en) | 1992-03-17 | 1992-03-17 | Manufacture of mis transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267325A true JPH05267325A (en) | 1993-10-15 |
Family
ID=13144595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051792A Withdrawn JPH05267325A (en) | 1992-03-17 | 1992-03-17 | Manufacture of mis transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267325A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107148A (en) * | 1998-10-26 | 2000-08-22 | Nippon Steel Semiconductor Corporation | Method for fabricating a semiconductor device |
| KR100447980B1 (en) * | 2002-12-10 | 2004-09-10 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
-
1992
- 1992-03-17 JP JP6051792A patent/JPH05267325A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107148A (en) * | 1998-10-26 | 2000-08-22 | Nippon Steel Semiconductor Corporation | Method for fabricating a semiconductor device |
| KR100447980B1 (en) * | 2002-12-10 | 2004-09-10 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |