JPH05267325A - Ｍｉｓトランジスタの製造方法 - Google Patents
Ｍｉｓトランジスタの製造方法Info
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- JPH05267325A JPH05267325A JP6051792A JP6051792A JPH05267325A JP H05267325 A JPH05267325 A JP H05267325A JP 6051792 A JP6051792 A JP 6051792A JP 6051792 A JP6051792 A JP 6051792A JP H05267325 A JPH05267325 A JP H05267325A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造を有するＭＩＳトランジスタにお
いて、その製造工程を簡略化することである。 【構成】 （Ａ）シリコン基板１１上にゲ―ト絶縁層１
２および導電層１３を形成し、側壁がテ―パ―状のフォ
トレジスト層１４を形成する。（Ｂ）不純物をイオン注
入し、フォトレジスト層１４の側壁下部に低濃度イオン
注入層１５を、この低濃度イオン注入層１５の外側に高
濃度イオン注入層１６を形成する。（Ｃ）フォトレジス
ト層１４をマスクとした異方性ドライエッチングにより
導電層１３をエッチングし、ゲ―ト電極１３ａを形成す
る。（Ｄ）熱処理により不純物の活性化を行い、低濃度
拡散層１５ａおよび高濃度拡散層１６ａを形成する。
いて、その製造工程を簡略化することである。 【構成】 （Ａ）シリコン基板１１上にゲ―ト絶縁層１
２および導電層１３を形成し、側壁がテ―パ―状のフォ
トレジスト層１４を形成する。（Ｂ）不純物をイオン注
入し、フォトレジスト層１４の側壁下部に低濃度イオン
注入層１５を、この低濃度イオン注入層１５の外側に高
濃度イオン注入層１６を形成する。（Ｃ）フォトレジス
ト層１４をマスクとした異方性ドライエッチングにより
導電層１３をエッチングし、ゲ―ト電極１３ａを形成す
る。（Ｄ）熱処理により不純物の活性化を行い、低濃度
拡散層１５ａおよび高濃度拡散層１６ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ（ライトリ ド
―プト ドレイン）構造を有するＭＩＳトランジスタの
製造方法に関する。
―プト ドレイン）構造を有するＭＩＳトランジスタの
製造方法に関する。
【０００２】
【従来の技術】図２は、従来例を示した説明図であり、
ＬＤＤ構造を有するＭＩＳトランジスタの製造方法を示
した図である。
ＬＤＤ構造を有するＭＩＳトランジスタの製造方法を示
した図である。
【０００３】３１はシリコン基板、３２はゲ―ト絶縁
層、３３はゲ―ト電極、３４は絶縁層、３５はＬＤＤ構
造を形成するための絶縁層である。３６は低濃度イオン
注入層、３６ａはこの低濃度イオン注入層３６を活性化
した低濃度拡散層、３７は高濃度イオン注入層、３７ａ
はこの高濃度イオン注入層３７を活性化した高濃度拡散
層である。
層、３３はゲ―ト電極、３４は絶縁層、３５はＬＤＤ構
造を形成するための絶縁層である。３６は低濃度イオン
注入層、３６ａはこの低濃度イオン注入層３６を活性化
した低濃度拡散層、３７は高濃度イオン注入層、３７ａ
はこの高濃度イオン注入層３７を活性化した高濃度拡散
層である。
【０００４】つぎに、図２（Ａ）〜（Ｃ）にしたがって
製造方法の説明を行う。
製造方法の説明を行う。
【０００５】（Ａ）ゲ―ト電極３３をマスクとして不純
物のイオン注入を行い、低濃度イオン注入層３６を形成
する。
物のイオン注入を行い、低濃度イオン注入層３６を形成
する。
【０００６】（Ｂ）絶縁層３５を形成し、この絶縁層３
５およびゲ―ト電極３３をマスクとして不純物のイオン
注入を行い、高濃度イオン注入層３７を形成する。
５およびゲ―ト電極３３をマスクとして不純物のイオン
注入を行い、高濃度イオン注入層３７を形成する。
【０００７】（Ｄ）熱処理により不純物の活性化を行
い、低濃度拡散層３６ａおよび高濃度拡散層３７ａを形
成する。
い、低濃度拡散層３６ａおよび高濃度拡散層３７ａを形
成する。
【０００８】
【発明が解決しようとする課題】上記従来の方法では、
２度のイオン注入工程、絶縁層３５の形成工程等、製造
工程が複雑になるという問題点があった。
２度のイオン注入工程、絶縁層３５の形成工程等、製造
工程が複雑になるという問題点があった。
【０００９】本発明の目的は、ＬＤＤ構造を有するＭＩ
Ｓトランジスタにおいて、その製造工程を簡略化するこ
とである。
Ｓトランジスタにおいて、その製造工程を簡略化するこ
とである。
【００１０】
【課題を解決するための手段】本発明のＭＩＳトランジ
スタの製造方法は、側壁がテ―パ―状のレジスト層をマ
スクとして不純物をイオン注入することにより、レジス
ト層の側壁下部に低濃度イオン注入層をこの低濃度イオ
ン注入層の外側に高濃度イオン注入層を同時に形成する
とともに、上記レジスト層をゲ―ト電極形成のマスクと
して用いるものである。
スタの製造方法は、側壁がテ―パ―状のレジスト層をマ
スクとして不純物をイオン注入することにより、レジス
ト層の側壁下部に低濃度イオン注入層をこの低濃度イオ
ン注入層の外側に高濃度イオン注入層を同時に形成する
とともに、上記レジスト層をゲ―ト電極形成のマスクと
して用いるものである。
【００１１】
【実施例】図１は、本発明の実施例を示した説明図であ
り、ＬＤＤ構造を有するＭＩＳトランジスタの製造方法
を示した図である。
り、ＬＤＤ構造を有するＭＩＳトランジスタの製造方法
を示した図である。
【００１２】１１はシリコン基板、１２は熱酸化シリコ
ンを用いたゲ―ト絶縁層（層厚は１０〜５０ｎｍ程度）
である。１３はポリシリコンを用いた導電層（層厚は１
００〜５００ｎｍ程度）、１３ａはこの導電層１３をエ
ッチングして形成されたゲ―ト電極である。１４はフォ
トレジスト層であり、図１に示すように側壁がテ―パ―
状となっている。１５は低濃度イオン注入層、１５ａは
この低濃度イオン注入層１５を活性化した低濃度拡散層
である。１６は高濃度イオン注入層、１６ａはこの高濃
度イオン注入層１６を活性化した高濃度拡散層である。
ンを用いたゲ―ト絶縁層（層厚は１０〜５０ｎｍ程度）
である。１３はポリシリコンを用いた導電層（層厚は１
００〜５００ｎｍ程度）、１３ａはこの導電層１３をエ
ッチングして形成されたゲ―ト電極である。１４はフォ
トレジスト層であり、図１に示すように側壁がテ―パ―
状となっている。１５は低濃度イオン注入層、１５ａは
この低濃度イオン注入層１５を活性化した低濃度拡散層
である。１６は高濃度イオン注入層、１６ａはこの高濃
度イオン注入層１６を活性化した高濃度拡散層である。
【００１３】つぎに、図１（Ａ）〜（Ｄ）にしたがって
製造方法の説明を行う。
製造方法の説明を行う。
【００１４】（Ａ）シリコン基板１１上にゲ―ト絶縁層
１２および導電層１３を形成した後、導電層１３上に側
壁がテ―パ―状のフォトレジスト層１４を形成する。
１２および導電層１３を形成した後、導電層１３上に側
壁がテ―パ―状のフォトレジスト層１４を形成する。
【００１５】（Ｂ）不純物を所定の加速電圧でイオン注
入し、フォトレジスト層１４の側壁下部に対応して低濃
度イオン注入層１５を、この低濃度イオン注入層１５の
外側に高濃度イオン注入層１６を形成する。すなわち、
単一のイオン注入工程により、低濃度イオン注入層１５
および高濃度イオン注入層１６が同時に形成されること
になる。フォトレジスト層１４の側壁下部では、内側に
向かって徐々に不純物濃度が低くなっている。
入し、フォトレジスト層１４の側壁下部に対応して低濃
度イオン注入層１５を、この低濃度イオン注入層１５の
外側に高濃度イオン注入層１６を形成する。すなわち、
単一のイオン注入工程により、低濃度イオン注入層１５
および高濃度イオン注入層１６が同時に形成されること
になる。フォトレジスト層１４の側壁下部では、内側に
向かって徐々に不純物濃度が低くなっている。
【００１６】（Ｃ）上記フォトレジスト層１４をマスク
とした異方性ドライエッチングにより導電層１３をエッ
チングし、ゲ―ト電極１３ａを形成する。エッチング終
了後、フォトレジスト層１４を除去する。このように、
フォトレジスト層１４をイオン注入のマスクおよびゲ―
ト電極形成のマスクとして共用することにより、ゲ―ト
電極１３ａのエッジを境にして、低濃度イオン注入層１
５と高濃度イオン注入層１６とが形成されることにな
る。
とした異方性ドライエッチングにより導電層１３をエッ
チングし、ゲ―ト電極１３ａを形成する。エッチング終
了後、フォトレジスト層１４を除去する。このように、
フォトレジスト層１４をイオン注入のマスクおよびゲ―
ト電極形成のマスクとして共用することにより、ゲ―ト
電極１３ａのエッジを境にして、低濃度イオン注入層１
５と高濃度イオン注入層１６とが形成されることにな
る。
【００１７】（Ｄ）熱処理により不純物の活性化を行
い、低濃度イオン注入層１５に対応して低濃度拡散層１
５ａを、高濃度イオン注入層１６に対応して高濃度拡散
層１６ａを形成する。いうまでもないが、高濃度拡散層
１６ａはＭＩＳトランジスタのソ―ス／ドレインとなる
ものである。
い、低濃度イオン注入層１５に対応して低濃度拡散層１
５ａを、高濃度イオン注入層１６に対応して高濃度拡散
層１６ａを形成する。いうまでもないが、高濃度拡散層
１６ａはＭＩＳトランジスタのソ―ス／ドレインとなる
ものである。
【００１８】
【発明の効果】本発明では、側壁がテ―パ―状のレジス
ト層をイオン注入のマスクおよびゲ―ト電極形成のマス
クとして用いることにより、低濃度イオン注入層と高濃
度イオン注入層とを同時に形成するため、製造工程を大
幅に簡略化できる。
ト層をイオン注入のマスクおよびゲ―ト電極形成のマス
クとして用いることにより、低濃度イオン注入層と高濃
度イオン注入層とを同時に形成するため、製造工程を大
幅に簡略化できる。
【図１】本発明の実施例を示した説明図である。
【図２】従来例を示した説明図である。
【符号の説明】 １１……シリコン基板 １３……導電層 １３ａ…ゲ―ト電極 １４……フォトレジスト層 １５……低濃度イオン注入層 １６……高濃度イオン注入層
Claims (1)
- 【請求項１】 半導体基板の主面側に導電層を形成する
工程と、 上記導電層上に側壁がテ―パ―状のレジスト層を形成す
る工程と、 上記レジスト層をマスクとして上記半導体基板に不純物
をイオン注入することにより、上記レジスト層の側壁下
部に低濃度イオン注入層をこの低濃度イオン注入層の外
側に高濃度イオン注入層を同時に形成する工程と、 上記レジスト層をマスクとして上記導電層をエッチング
することによりゲ―ト電極を形成する工程とを有するこ
とを特徴とするＭＩＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051792A JPH05267325A (ja) | 1992-03-17 | 1992-03-17 | Ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051792A JPH05267325A (ja) | 1992-03-17 | 1992-03-17 | Ｍｉｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267325A true JPH05267325A (ja) | 1993-10-15 |
Family
ID=13144595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051792A Withdrawn JPH05267325A (ja) | 1992-03-17 | 1992-03-17 | Ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267325A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107148A (en) * | 1998-10-26 | 2000-08-22 | Nippon Steel Semiconductor Corporation | Method for fabricating a semiconductor device |
| KR100447980B1 (ko) * | 2002-12-10 | 2004-09-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1992
- 1992-03-17 JP JP6051792A patent/JPH05267325A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107148A (en) * | 1998-10-26 | 2000-08-22 | Nippon Steel Semiconductor Corporation | Method for fabricating a semiconductor device |
| KR100447980B1 (ko) * | 2002-12-10 | 2004-09-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |