JPH05267344A

JPH05267344A - 薄膜半導体装置及びその製造方法

Info

Publication number: JPH05267344A
Application number: JP6504092A
Authority: JP
Inventors: Genshirou Kawachi; 玄士朗河内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-23
Filing date: 1992-03-23
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】配線に断線が発生することが少なく、しか
も、光電流によるオフ抵抗の低下が生じにくい薄膜半導
体装置及びその製造方法の提供。【構成】透明絶縁基板１上に制御電極２を形成する工
程と、制御電極２上に第１の絶縁膜３及び半導体膜４を
順次形成する工程と、半導体膜４にｎ型の不純物をドー
ピングする工程と、第１の絶縁膜３及び半導体膜４をパ
ターニングする工程と、半導体膜４上に対の主電極５、
６を形成する工程と、対の主電極５、６をマスクとして
半導体膜４にｐ型の不純物をドーピング８する工程と、
半導体膜４及び対の主電極５、６上に第２の絶縁膜１０
を形成する工程と、対の主電極５、６及び第２の絶縁膜
１０をマスクとして半導体膜４をパターニングする工程
をそれぞれ経ることにより、薄膜半導体装置が製造され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜半導体装置及びそ
の製造方法に係わり、特に、液晶表示装置等の液晶駆動
装置に用いられ、配線の断線等の欠陥の発生が少なく、
良好な液晶表示特性を発揮させることが可能な薄膜半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、ガラス等の透明絶縁基板上に形成
した薄膜トランジスタ（以下、これをＴＦＴという）
は、アクティブマトリクス型液晶フラットパネルディス
プレイの駆動用マトリクス基板における能動素子やファ
クシミリのラインイメージセンサにおける能動素子等に
広く応用されている。

【０００３】この場合、これらに応用されているＴＦＴ
は、低温において多数を大面積内に形成することが容易
であることから、非晶質シリコン（Ｓｉ）（以下、これ
をａーＳｉという)を用いたＴＦＴが広く用いられてい
る。

【０００４】図９（ａ）乃至（ｃ）及び図１０（ａ）乃
至（ｃ）は、従来のマトリックス基板における１つのａ
ーＳｉＴＦＴの製造工程を示す断面図である。

【０００５】これらの図において、５１は透明絶縁基板
を構成するガラス基板、５２はゲート電極、５３はゲー
ト絶縁膜、５４はａーＳｉ半導体膜、５５はｎ型ａーＳ
ｉ半導体膜、５６は透明な画素電極、５７はドレイン電
極、５８はソース電極、５９は保護絶縁膜である。

【０００６】前記ａーＳｉＴＦＴは、次のような工程に
より製造される。

【０００７】まず、ガラス基板５１上に走査信号電極線
（図示なし）に接続されるゲート電極５２を形成し、そ
の後で、前記ゲート電極５２上を含むガラス基板５１上
に、順次、ゲート絶縁膜５３、ａーＳｉ半導体膜５４、
ｎ型ａーＳｉ半導体膜５５を連続して形成する（図９
ａ）。

【０００８】次に、ａーＳｉ半導体膜５４及びｎ型ａー
Ｓｉ半導体膜５５を所定のパターン形状にパターニング
する（図９ｂ）。

【０００９】次いで、ゲート絶縁膜５３を所定のパター
ン形状にパターニングし、前記走査信号電極線に対する
外部接続部を形成する（図９ｃ）。

【００１０】続いて、ゲート絶縁膜５３上に透明な画素
電極５６を形成し、その後に、映像信号電極線（図示な
し）に接続されるドレイン電極５７、及び、画素電極５
６に接続されるソース電極５８を形成する（図１０
ａ）。

【００１１】さらに、ｎ型ａーＳｉ半導体膜５５をエッ
チオフし、ドレイン電極５７とソース電極５８とを電気
的に隔離させる（図１０ｂ）。

【００１２】最後に、ガラス基板５１上一面に保護絶縁
膜５９を形成し、この保護絶縁膜５９を所定のパターン
形状にパターニングする(図１０ｃ)。

【００１３】ところで、前述の従来のａーＳｉＴＦＴの
製造方法においては、以下に述べるような各種の弊害が
ある。

【００１４】その第１は、ゲート絶縁膜５３、ａーＳｉ
半導体膜５４、ｎ型ａーＳｉ半導体膜５５を連続して形
成してからドレイン電極５７及びソース電極５８を形成
するまでの間に、透明な画素電極５６の成膜及びそれに
対するフォトエッチング、ａーＳｉ半導体膜５４及びｎ
型ａーＳｉ半導体膜５５に対するフォトエッチング、ゲ
ート絶縁膜５３に対するフォトエッチングというよう
に、全体で成膜１回及びフォトエッチング３回の工程が
あるので、ドレイン電極５７及びソース電極５８を形成
する面の清浄度が維持できなくなる。具体的には、透明
な画素電極５６のエッチング残渣や変質して除去できな
くなったフォトレジスト層等は異物としてゲート絶縁膜
５３の表面に残りやすい。このような異物が存在するゲ
ート絶縁膜５３の表面にドレイン電極５７またはそれに
連なる映像信号電極線、及び、ソース電極５８を形成す
ると、前記異物により生じる段差やエッチング液の染み
込み等により、配線に断線の発生する確率が高くなっ
て、歩留まりが低下する。

【００１５】次に、その第２は、ｎ型ａーＳｉ半導体膜
５５ををエッチングする際に、ａーＳｉ半導体膜５４も
ある程度エッチングする必要があることから、ａーＳｉ
半導体膜５４の膜厚を一定の厚さ以下に薄くすることは
難しく、これによってａーＳｉ半導体膜５４に僅かな光
電流が流れ、ＴＦＴのオフ抵抗が低下する。そして、こ
のオフ抵抗の低下は、ＴＦＴを表示装置に応用した際
に、画像のコントラスト比の低下を招き、画像の焼き付
け等の表示画面に致命的な影響を与えることになる。さ
らに、ａーＳｉ半導体膜５４の膜厚が厚いことから、前
述のフォトレジスト層等の残り等の異物により、ａーＳ
ｉ半導体膜５４にエッチング残渣による異物が付着して
いると、前記異物により配線等に段差が生じ、この断差
部において配線の断線が起こりやすくなる。

【００１６】また、最近においては、改良されたＴＦＴ
の製造工程として、例えば、特開昭６３−９１５７号に
開示されるような手段も提案されている。

【００１７】図１１（ａ）乃至（ｃ）は、前記開示によ
るＴＦＴの製造工程を示す断面図である。

【００１８】図１１において、６１はガラス基板等の透
明絶縁基板、６２はゲート電極、６３は絶縁層、６４は
半導体層、６５は不純物半導体層、６６はソース電極、
６７はドレイン電極である。

【００１９】このＴＦＴは、次のような工程により製造
される。

【００２０】まず、ガラス基板６１上にゲート電極６２
を形成する。その後、このゲート電極６２上を含むガラ
ス基板６１上に窒化シリコンまたは酸化シリコン等の絶
縁層６３を形成し、その上に多結晶シリコンまたはアモ
ルファスシリコン等の半導体層６４を形成し、さらに、
その上にリン等の元素をドーピングした不純物半導体層
６５を形成する（図１１ａ）。

【００２１】次に、不純物半導体層６５上に主電極構成
用の導電層を堆積形成し、この導電層と不純物半導体層
６５とを同時にパターニングすることにより、ソース電
極６６及びドレイン電極６７を形成する（図１１ｂ）。

【００２２】最後に、絶縁層６３及び半導体層６４を同
時に同じパターン形状でパターニングすることにより、
ＴＦＴが形成されるものである（図１１ｃ）。

【００２３】この製造工程によれば、半導体層６４及び
絶縁層６３の選択エッチングが不要になり、前記選択エ
ッチングに伴う不安定な製造工程を経る必要がないとい
う利点、及び、ソース電極６６やドレイン電極６７の高
精度のパターン位置合わせを必要としないという利点を
有している。

【００２４】

【発明が解決しようとする課題】しかしながら、前記開
示によるＴＦＴの製造工程（特開昭６３−９１５７号に
開示のもの）にあっても、従来のＴＦＴの製造工程のと
ころで挙げた前述の第１及び第２の弊害の中で、第１の
弊害については解決を計ることができるものの、第２の
弊害については何等考慮が払われていない。

【００２５】本発明は、前述の各種の弊害を除去するも
のであって、その目的は、配線に断線が発生することが
少なく、しかも、光電流によるオフ抵抗の低下が生じに
くい薄膜半導体装置及びその製造方法を提供することに
ある。

【００２６】

【課題を解決するための手段】前記目的の達成のため
に、本発明は、透明絶縁基板上に制御電極を形成する工
程と、前記制御電極上に第１の絶縁膜及び半導体膜を順
次形成する工程と、前記半導体膜にｎ型の不純物をドー
ピングする工程と、前記第１の絶縁膜及び半導体膜をパ
ターニングする工程と、前記半導体膜上に対の主電極を
形成する工程と、前記対の主電極をマスクとして前記半
導体膜にｐ型の不純物をドーピングする工程と、前記半
導体膜及び対の主電極上に第２の絶縁膜を形成する工程
と、前記対の主電極及び第２の絶縁膜をマスクとして前
記半導体膜をパターニングする工程をそれぞれ経る第１
の手段を具備する。

【００２７】また、前記目的を達成するために、本発明
は、透明絶縁基板上に絶縁膜により互いに絶縁されてマ
トリクス状に形成配置されている走査信号電極線及び映
像信号電極線と、前記走査信号電極線と前記映像信号電
極線の各交点部に配置された薄膜半導体素子及び画素電
極とを有し、前記薄膜半導体素子は、前記走査信号電極
線に導電接続された制御電極と、前記映像信号電極線に
導電接続された一方の主電極と、前記画素電極に導電接
続された他方の主電極と、前記両主電極の下側に配置さ
れた半導体膜とからなり、前記半導体膜は前記映像信号
電極線と同一のパターンでその下層に延在している第２
の手段を具備する。

【００２８】

【作用】映像信号電極線やドレイン電極における配線の
断線は、主に、ＰＣＶＤ工程から映像信号電極線やドレ
イン電極の形成までの間に、各種の成膜やフォトエッチ
ング工程を経ることにより、ＰＣＶＤ膜の表面にフォト
レジスト残渣等の異物が残ることが原因で発生する。

【００２９】本発明によれば、まず、透明絶縁基板上に
制御電極を形成する工程、次に、前記制御電極上に第１
の絶縁膜及び半導体膜を順次形成する工程、続いて、前
記半導体膜にｎ型の不純物をドーピングする工程、その
後に、前記第１の絶縁膜及び半導体膜をパターニングす
る工程、さらに、前記半導体膜上に対の主電極を形成す
る工程を経ているので、前記半導体膜を形成する工程か
ら、ｎ型の不純物のドーピング工程を経て、映像信号電
極線及びドレイン電極の形成するまでの工程を、僅かに
１回のフォトエッチング工程を経るだけであるので、前
記半導体膜や第１の絶縁膜の表面の汚染を極力低減する
ことができ、それによって前記表面の異物の付着に基づ
く映像信号電極線やドレイン電極における配線の断線の
発生を防止することができる。

【００３０】また、透明な画素電極膜は、制御電極上に
第１の絶縁膜及び半導体膜を順次形成する工程以前、ま
たは、対の主電極及び第２の絶縁膜をマスクとして前記
半導体膜をパターニングする工程以後に形成することに
より、前記半導体膜や第１の絶縁膜の表面に前記画素電
極膜の残渣が滞留することがなく、前記表面の汚染をさ
らに低減することができ、それによって前記表面の異物
の付着に基づく映像信号電極線やドレイン電極における
配線の断線の発生の頻度を相当に少なくすることができ
る。

【００３１】また、本発明によれば、まず、透明絶縁基
板上に制御電極を形成する工程、次に、前記制御電極上
に第１の絶縁膜及び半導体膜を順次形成する工程、続い
て、前記半導体膜にｎ型の不純物をドーピングする工
程、次いで、前記第１の絶縁膜及び半導体膜をパターニ
ングする工程、その後、前記半導体膜上に対の主電極を
形成する工程、さらに、前記対の主電極をマスクとして
前記半導体膜にｐ型の不純物をドーピングする工程を経
ているものであって、前記半導体膜の全体部分にｎ型の
不純物をドーピングした後、対の主電極(ソース電極及
びドレイン電極)をマスクとして、前記半導体膜の中の
ソース電極とドレイン電極との間のチャネル形成領域
に、前記ｎ型の不純物と同濃度以上のｐ型不純物をドー
ピングするようにしている。このため、前記半導体膜
は、前記ソース電極とドレイン電極との間のチャネル形
成領域が高抵抗化され、従来の製造方法では必要とされ
ていたｎ型ａーＳｉ膜のエッチングを行うことなく、前
記ソース電極とドレイン電極とを電気的に隔離すること
ができるようになる。

【００３２】従って、本発明によれば、ｎ型ａーＳｉ膜
のエッチングを行う必要がないため、前記半導体膜をで
きるだけ薄膜化することが可能となり、光電流によるオ
フ抵抗の低下が抑制される。

【００３３】なお、本発明によれば、活性層である半導
体膜内に、ｎ型及びｐ型不純物のドーピングを行ってい
る。ところで、水素化ａーＳｉ半導体膜においては、そ
の伝導率を制御するために、ｎ型またはｐ型不純物のい
ずれか一方のドーピングを行うと、半導体膜中の構造欠
陥が増加し、ｎ型及びｐ型不純物の同時ドーピングを行
うと、前記構造欠陥の増加が抑制されることが知られて
いる。また、半導体膜中の構造欠陥は、ＴＦＴのしきい
電圧の増大やオフ電流の増大等の不所望な特性をもたら
すので、前記構造欠陥をできる限り少なくすることが必
要とされている。この点、本発明によれば、ｎ型及びｐ
型不純物の同時ドーピングを行っているので、半導体膜
内の構造欠陥の増加は抑圧され、得られたＴＦＴに前述
のような不所望な特性が生じることがない。

【００３４】この場合、半導体膜内に過度に不純物をド
ーピングすれば、ｎ型不純物とｐ型不純物の複合欠陥が
生成され、得られたＴＦＴの特性が劣化するので、前記
半導体膜内には、所定量以下の不純物がドーピングされ
ている必要がある。これに対して、ソース電極及びドレ
イン電極と、半導体膜との間の電気的コンタクトを良好
に保持させるためには、ソース電極及びドレイン電極と
接触する前記半導体膜の表面部分には、ある程度以上の
量の不純物がドーピングされている必要がある。ここ
で、前記２つの必要要件を満たすためには、前記半導体
膜の表面から深さ方向に向かって指数関数的に不純物量
が急峻に減少するような濃度分布にすることが必要にな
る。このような特殊な不純物濃度分布は、従来のイオン
注入法においては実現困難である。

【００３５】そこで、本発明では、質量分離を行わない
イオンビーム、即ち、非質量分離型のイオン注入を行
い、２５００ｅＶ以下の低エネルギーで不純物イオンを
ドーピングすることによって、前記特殊な不純物濃度分
布を実現させ、それによって良好な特性を有するＴＦＴ
を得ている。

【００３６】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００３７】図１（ａ）乃至（ｄ）及び図２（ａ）乃至
（ｄ）は、本発明に係わる１つの薄膜半導体装置（ＴＦ
Ｔ）の製造工程の実施例を示す構成断面図である。

【００３８】図１及び図２において、１はガラス基板等
からなる透明絶縁基板、２はゲート電極、３はゲート絶
縁膜、４はａ−Ｓｉ半導体膜、５はソース電極、６はド
レイン電極、７、８は大口径イオンビーム、９は透明な
画素電極、１０はフォトレジストパターン、１１は保護
膜である。

【００３９】前記薄膜半導体装置（ＴＦＴ）は、次のよ
うな工程を経て製造される。

【００４０】まず、ガラス基板１上にクローム（Ｃｒ）
をスパッタ法により堆積させ、次いで、所定のパターン
形状にパターニングを行い、ゲ−ト電極２を形成する
（図１ａ）。次に、ＩＴＯ膜をスパッタ法により堆積さ
せ、次いで、所定のパターン形状にパターニングを行
い、透明な画素電極９を形成する（図１ｂ）。続いて、
プラズマＣＶＤ法により窒化シリコン（ＳｉＮ）からな
るゲート絶縁膜３を４００ｎｍの厚さに堆積させ、その
上に連続して、水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）
からなるａ−Ｓｉ半導体膜４を６０ｎｍの厚さに堆積さ
せる。その後に、ガラス基板１を２００乃至３００℃の
温度に保持し、前記基板１の前記ａ−Ｓｉ半導体膜４上
に、フォスフィン（ＰＨ₃ ）ガスのプラズマから引き出
したＰ＋、ＰＨ＋、ＰＨ₂＋等のリン（Ｐ）を含む大口
径イオンビ−ム７を１．０ｋＶの加速エネルギーで１平
方ｃｍ当たり５×１０¹⁵個を注入する（図１ｃ）。

【００４１】この場合、前述のような低エネルギー、非
質量分離型のイオン注入を行うための装置としては、例
えば、特開平２−１９９８２４号に開示のような磁気バ
ケット型イオン源を用いればよい。ところで、前記磁気
バケット型イオン源は、１ｋＶ以下程度の低加速電圧に
よっても、大電流のイオンビ−ムを引き出せるという特
徴を有するもので、２．５ｋＶ以下の低エネルギーのイ
オンビ−ムを必要とする本実施例の製造方法には好適な
ものである。また、前記磁気バケット型イオン源は、
１．０ｋＶの加速エネルギーで１平方ｃｍ当たり５×１
０¹⁵個を注入するのに要する時間は、１０秒以内であっ
て、極めて高スル−プット特性を有するものである。

【００４２】次に、通常のフォトリソグラフィ法により
ａ−Ｓｉ半導体膜４上にフォトレジストパタ−ンを形成
し、このパターンをマスクとしてａ−Ｓｉ半導体膜４及
びゲート絶縁膜３のエッチングを行う。このエッチング
においては、エッチングガスとしてＳＦ₆等を用い、ａ
−Ｓｉ半導体膜４及びゲート絶縁膜３のエッチングを連
続して行う（図１ｄ）。続いて、スパッタ法によりａ−
Ｓｉ半導体膜４等の上に、モリブデン（Ｍｏ）及びアル
ミニューム（Ａｌ）を続けて堆積形成させ、それを所定
のパターン形状にパターニングし、ソース電極５及びド
レイン電極６を形成する。その後に、ガラス基板１を２
００乃至３００℃の温度に保持し、ジボラン（Ｂ₂Ｈ₆）
ガスのプラズマから引出したボロン（Ｂ）を含む大口径
イオンビ−ム８を１．０ｋＶの加速エネルギーで１平方
ｃｍ当たり５×１０¹⁵個を注入する（図２ａ）。この大
口径イオンビ−ム８の注入においても、前述の注入の場
合と同様に、前記磁気バケット型イオン源を用いること
が好ましい。続いて、通常のフォトリソグラフィ法によ
りａ−Ｓｉ半導体膜４、ソ−ス電極５及びドレイン電極
６上に所定のフォトレジストパターン１０を形成する
（図２ｂ）。次いで、このホトレジストパターン１０、
ソ−ス電極５及びドレイン電極６をマスクとしてａ−Ｓ
ｉ半導体膜４のパターニングを行う（図２ｃ）。最後
に、前記基板１の全面に窒化シリコン（ＳｉＮ）からな
る保護膜１１を形成し、薄膜半導体装置（ＴＦＴ）の製
造が完了する。

【００４３】このように、本実施例においては、プラズ
マＣＶＤ工程からドレイン電極６及びソ−ス電極５の形
成工程までの間に、フォトエッチング工程は前記ａ−Ｓ
ｉ半導体膜４及びゲート絶縁膜３のフォトエッチングの
１回だけであるので、ａ−Ｓｉ半導体膜４及びゲート絶
縁膜３の表面の清浄度を充分に保つことができ、それに
よって前記ａ−Ｓｉ半導体膜４及びゲート絶縁膜３の表
面に形成されるソース電極５及びドレイン電極６に断差
が生じるのを防ぐことができ、前記断差の基づく配線の
断線の発生を防止することができる。

【００４４】この場合、本実施例においては、ドレイン
電極６及びソ−ス電極５をマスクとして、ａ−Ｓｉ半導
体膜４をエッチングを行っているために、ドレイン電極
６の下側には必ずａ−Ｓｉ半導体膜４が残留する。ここ
において、本実施例の製造方法によって作られた薄膜半
導体装置（ＴＦＴ）を用いて液晶表示装置を構成する
と、ドレイン電極６の下側のａ−Ｓｉ半導体膜４にガラ
ス基板１の裏面からの入射光が直接照射されるため、ａ
−Ｓｉ半導体膜４内に光電流が発生し、ＴＦＴのオフ抵
抗が低下する可能性がある。ところで、ＴＦＴの前記光
電流はａ−Ｓｉ半導体膜４の膜厚の２乗乃至３乗に比例
するため、前記光電流を減少させるにはａ−Ｓｉ半導体
膜４を薄膜化することが極めて効果的な手段になる。し
かるに、本実施例の製造方法により製造したＴＦＴは、
従来必要とされていたｎ型ａ−Ｓｉ半導体層のエッチン
グ工程が省かれており、それにより活性層となるａ−Ｓ
ｉ半導体膜４を薄膜化することが可能になるので、ａ−
Ｓｉ半導体膜４内に発生する光電流に基づくＴＦＴのオ
フ抵抗の低下を抑えることが可能になり、しかも、ａ−
Ｓｉ半導体膜４の薄膜化により、このａ−Ｓｉ半導体膜
４の成膜の生産性を向上させることも可能になる。

【００４５】なお、本実施例においては、ガラス基板１
の上にゲ−ト電極２を形成した直後に、同じガラス基板
１上に透明な画素電極９を形成しているものであるが、
本発明の製造方法による画素電極９の形成は、このよう
な例に限られるものではなく、前記画素電極９は、ａ−
Ｓｉ半導体膜４及びゲート絶縁膜３をパターニングした
後に前記ガラス基板１上に形成することもできる。

【００４６】また、本実施例においては、半導体膜４と
して水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）を用いてい
るものであるが、本発明の製造方法による半導体膜４
は、このような種類のものに限られるものではなく、そ
れ以外にも、水素化非晶質ＳｉＧｅ、水素化非晶質Ｓｉ
Ｓｎ、水素化非晶質ＳｉＮ、水素化非晶質ＳｉＣ、水素
化非晶質Ｇｅを用いることもできる。

【００４７】さらに、本実施例においては、不純物のド
ーピング時に、同時に、ガラス基板１を２００乃至３０
０℃程度の温度に加熱して前記不純物の活性化を行う手
段であるが、本発明の製造方法による前記手段は、この
ような例に限られるものではなく、前記ガラス基板１を
加熱せずに、不純物のドーピングのみを行い、このドー
ピング後に前記ガラス基板１を２００乃至３００℃程度
の温度に加熱して前記不純物の活性化を行うようにする
こともできる。

【００４８】そして、本実施例においては、前記不純物
のドーピング時に、その不純物ドーピング法として非質
量分離型のイオン注入手段を用いているが、本発明の製
造方法による前記不純物ドーピング法は、このような例
に限られるものではなく、ガラス基板１をフォスフィン
（ＰＨ₃ ）ガスあるいはジボラン（Ｂ₂Ｈ₆）ガスのプラ
ズマに直接曝す手段を用いてもよく、いずれの手段を用
いても、ａ−Ｓｉ半導体膜４内に急俊な不純物濃度分布
を有する所望の不純物ドーピング層を形成することがで
きる。

【００４９】図３は、ガスのプラズマに直接曝す手段を
用いてａ−Ｓｉ半導体膜内に不純物のドーピングを行う
マイクロ波放電装置の一例を示す構成断面図である。

【００５０】図３において、３０はマイクロ波発振器、
３１は真空容器、３２はソレノイドコイル、３３は表面
にａ−Ｓｉ半導体膜４が形成されたガラス基板、３４は
ガス供給口である。

【００５１】この場合、真空容器３１の頂上部にマイク
ロ波発振器３０の出力が導波管を介して結合され、真空
容器３１の外周面にソレノイドコイル３２が配置されて
いる。また、真空容器３１の内部に設けられた処理台の
上にガラス基板３３が載置されている。

【００５２】このマイクロ波放電装置の動作の概要は、
次のとおりである。

【００５３】真空容器３０の内部に、ガス供給口３４か
らフォスフィン（ＰＨ₃ ）ガスあるいはジボラン（Ｂ₂
Ｈ₆）ガスを導入させ、それと同時に、マイクロ波発振
器３０からマイクロ波電力を供給すると、前記フォスフ
ィン（ＰＨ₃ ）ガスあるいはジボラン（Ｂ₂Ｈ₆）ガスが
放電分解を起こし、真空容器３０の内部にマイクロ波プ
ラズマが発生する。この場合、前記プラズマ中の不純物
イオンは、ソレノイドコイル３２によって形成される磁
力線に沿ってガラス基板３３方向に輸送され、基板３３
上に形成されたａ−Ｓｉ半導体膜４にドーピングされ
る。このマイクロ波放電を用いる手段にあっては、プラ
ズマ中のイオン密度が大きいので、非質量分離型のイオ
ン注入を用いた場合と同様に高スル−プットのド−ピン
グを行うことが可能になる。

【００５４】続く、図４は、本実施例の製造方法により
製造したＴＦＴのａ−Ｓｉ半導体膜のチャネル領域にお
ける深さ方向の不純物濃度プロファイルの一例を示す特
性図である。

【００５５】図４において、縦軸はａ−Ｓｉ半導体膜の
不純物濃度、横軸はその表面からの距離をそれぞれ示
し、実線はリン（Ｐ）、点線はボロン（Ｂ）を示す。

【００５６】リン（Ｐ）及びボロン（Ｂ）の不純物濃度
は、いずれも、ａ−Ｓｉ半導体膜４の表面付近において
１立方ｃｍ当たり１０²¹個以上の高濃度であるが、深さ
方向に進むにしたがって指数関数的に減少し、ゲ−ト絶
縁膜３との境界面付近では１立方ｃｍ当たり１０¹⁸個に
まで低下し、その間に急俊な不純物濃度分布が実現され
ている。この場合、リン（Ｐ）及びボロン（Ｂ）の不純
物濃度分布は、殆んど一致する特性を示しているので、
リン（Ｐ）及びボロン（Ｂ）をドーピングしたａ−Ｓｉ
半導体膜４の抵抗率は１０⁹ （Ωｃｍ）以上の高い値に
なっている。さらに、キャリアの蓄積層となるゲ−ト絶
縁膜３との境界面付近における不純物濃度は充分小さく
なっているので、リン（Ｐ）及びボロン（Ｂ）の複合欠
陥は生成されることがなく、良好な動作特性をもったＴ
ＦＴを実現することができる。

【００５７】続いて、図５は、本実施例の製造方法によ
り製造したＴＦＴにおけるドーピング時の加速電圧とし
きい電圧の関係を示す特性図である。

【００５８】図５において、縦軸はＴＦＴのしきい電
圧、横軸はドーピング時の加速電圧をそれぞれ示す。

【００５９】加速電圧が２．５ｋＶ以下のときには、Ｔ
ＦＴのしきい電圧は一定でかなり低い値を有している
が、加速電圧が２．５ｋＶ以上になると、ＴＦＴのしき
い電圧は急激に増大するようになる。このように増大す
る理由は、イオンの衝撃によりａ−Ｓｉ半導体膜４及び
ゲ−ト絶縁膜３が損傷を受けることによるものと考えら
れる。このため、ドーピング時におけるイオンの加速エ
ネルギ（加速電圧）は、少なくとも２．５ｋＶ以下、好
ましくは１．０ｋＶ以下にすることが望ましい。また、
ａ−Ｓｉ半導体膜４の膜厚を２０ｎｍより薄く構成した
場合には、加速エネルギ（加速電圧）をできるだけ低下
させても、イオンの衝撃によるａ−Ｓｉ半導体膜４及び
ゲ−ト絶縁膜３がそれぞれ損傷を受けるようになるの
で、ａ−Ｓｉ半導体膜４の膜厚は、２０ｎｍよりも厚く
構成する必要がある。

【００６０】次に、図６は、本発明の製造方法により得
られた薄膜半導体装置（ＴＦＴ）をアクティブマトリッ
クス基板に組み込んだ液晶表示装置の一例を示す部分断
面図である。

【００６１】図６において、１２はＴＦＴ、１３は走査
信号電極線、１４は映像信号電極線、１５は液晶層、１
６は偏光板、１７は上側ガラス基板、１８はカラーフィ
ルタ、１９は対向電極であり、その他、図１乃至図２に
示す構成要素と同じ構成要素には同じ符号を付けてい
る。

【００６２】そして、下側ガラス基板１上には、それぞ
れ多数の走査信号電極線１３と映像信号電極線１４がマ
トリクス状に配置形成され、これら信号電極線１３、１
４の各交点近傍領域にＴＦＴ１２とＩＴＯ膜よりなる画
素電極９とが配置形成されて、ＴＦＴアクティブマトリ
クス基板が構成される。ここで、ＴＦＴ１２のゲート電
極は対応する走査信号電極線１３に、ソース電極は対応
する映像信号電極線１４に、ドレイン電極は画素電極９
にそれぞれ接続されている。また、上側ガラス基板１７
の下側には、ＩＴＯ膜よりなる対向電極１９及びカラー
フィルタ１８が配置形成されており、下側ガラス基板１
と上側ガラス基板１７との間には液晶層１５は構成配置
されている。さらに、下側ガラス基板１と上側ガラス基
板１７とを挾むように一対の偏光板１６が構成配置され
ている。

【００６３】続く、図７及び図８（ａ）、（ｂ）は、前
記ＴＦＴアクティブマトリクス基板の一部の構成を示す
拡大平面図及びその断面構成図であり、図８（ａ）は図
７におけるＸ−Ｘ’線の断面図、同図（ｂ）はそのＹ−
Ｙ’線の断面図である。

【００６４】これらの図において、図１乃至図２、図６
に示す構成要素と同じ構成要素には同じ符号を付けてい
る。

【００６５】そして、ＴＦＴ１２のゲート電極２は走査
信号電極線１３から張り出した領域によって構成され、
走査信号電極線１３はゲート電極２の形成時に同時にガ
ラス基板１上に形成される。また、ソース電極５は映像
信号電極線１４から張り出した領域によって構成され、
映像信号電極線１４もソース電極５及びドレイン電極６
の形成時に同時にガラス基板１上に形成されるので、映
像信号電極線１４の下側には、図８（ｂ）に示すよう
に、ａ−Ｓｉ半導体膜４が存在している。さらに、画素
電極９は、一部が欠けた略長方形状をなし、その欠けた
部分にＴＦＴ１２が形成配置されている。

【００６６】ところで、前記構成によるＴＦＴアクティ
ブマトリクス基板を有する液晶表示装置は、既に、各方
面に多用され、その動作は知られているので、前記液晶
表示装置に関する動作の説明は省略する。

【００６７】この場合、本発明の製造方法により製造さ
れた薄膜半導体装置（ＴＦＴ）は、前述のように活性層
となる半導体層４を従来のものよりも薄く構成すること
ができるため、前記半導体層４に生じる光電流に基づく
オフ抵抗の低下を避けることが可能になり、このような
特性の薄膜半導体装置（ＴＦＴ）を用いて液晶表示装置
用のＴＦＴアクティブマトリクス基板を構成すれば、コ
ントラスト比の高い良質な画像表示を行うことが可能と
なる。また、前記薄膜半導体装置（ＴＦＴ）は、映像信
号電極線１４の下側にもａ−Ｓｉ半導体膜４が存在して
いるので、形成された映像信号電極線１４とソース電極
５との間に断差がなく、しかも、前述のように映像信号
電極線１４やソース電極５は形成される半導体層４上に
は何等の残留物が存在しないので、映像信号電極線１４
が断線不良を起こす確率は極めて少なくなり、液晶表示
装置の製造歩留まりを向上させて、アクティブマトリク
ス基板の製造コストを低減することが可能となる。

【００６８】

【発明の効果】以上説明したように、本発明の製造方法
によれば、プラズマＣＶＤ工程から主電極（ソース及び
ドレイン電極）５、６の形成工程までの間に、フォトエ
ッチング工程は前記ａ−Ｓｉ半導体膜４及びゲート絶縁
膜３のフォトエッチングの１回だけであるので、ａ−Ｓ
ｉ半導体膜４及びゲート絶縁膜３の表面の清浄度を充分
に保つことができ、それによって前記ａ−Ｓｉ半導体膜
４及びゲート絶縁膜３の表面に形成されるソース電極５
及びドレイン電極６に断差が生じるのを防ぐことがで
き、前記断差の基づく配線の断線の発生を防止できると
いう効果がある。

【００６９】また、本発明の製造方法によれば、従来必
要とされていたｎ型ａ−Ｓｉ半導体層のエッチング工程
を省けるので、活性層となるａ−Ｓｉ半導体膜４を薄膜
化することが可能になり、このａ−Ｓｉ半導体膜４内に
発生する光電流に基づくＴＦＴのオフ抵抗の低下を抑え
ることができ、しかも、ａ−Ｓｉ半導体膜４の成膜の生
産性を向上させることが可能になるという効果がある。

【００７０】さらに、本発明による薄膜半導体装置によ
れば、オフ抵抗が高く、かつ、配線の断線の発生の確率
の低い良好な特性を有するＴＦＴと、前記ＴＦＴに結合
された同じく断線の発生の確率の低い良好な特性の回路
部分とを同時に得ることができるので、前記薄膜半導体
装置を液晶表示装置のアクティブマトリクス基板等に利
用したときには、高い製造歩留まりにより安価な製造コ
ストで液晶表示装置を構成することができ、しかも、高
いコントラスト特性の液晶表示装置が得られるという効
果がある。

【図面の簡単な説明】

【図１】本発明に係わる１つの薄膜半導体装置（ＴＦ
Ｔ）の製造工程の実施例の一部を示す構成断面図であ
る。

【図２】本発明に係わる１つの薄膜半導体装置（ＴＦ
Ｔ）の製造工程の実施例の残部を示す構成断面図であ
る。

【図３】半導体膜内に不純物のドーピングを行うマイク
ロ波放電装置の一例を示す構成断面図である。

【図４】図１の実施例によって製造したＴＦＴの半導体
膜のチャネル領域における深さ方向の不純物濃度プロフ
ァイルの一例を示す特性図である。

【図５】図１の実施例によって製造したＴＦＴにおける
ドーピング時の加速電圧としきい電圧の関係を示す特性
図である。

【図６】本発明の製造方法によって製造した薄膜半導体
装置（ＴＦＴ）をアクティブマトリックス基板に組み込
んだ液晶表示装置の一例を示す部分断面図である。

【図７】ＴＦＴアクティブマトリクス基板の一部の構成
を示す拡大平面図である。

【図８】図７のＴＦＴアクティブマトリクス基板の一部
の断面構成図である。

【図９】従来の１つの薄膜半導体装置（ＴＦＴ）の製造
工程の一例の一部を示す構成断面図である。

【図１０】従来の１つの薄膜半導体装置（ＴＦＴ）の製
造工程の一例の残部を示す構成断面図である。

【図１１】従来の１つの薄膜半導体装置（ＴＦＴ）の製
造工程の他の例を示す構成断面図である。

【符号の説明】

１透明絶縁基板（ガラス基板）２ゲート電極３ゲート絶縁膜４ａ−Ｓｉ半導体膜５ソース電極６ドレイン電極７、８大口径イオンビーム９透明な画素電極１０フォトレジストパターン１１保護膜１２ＴＦＴ１３走査信号電極線１４映像信号電極線１５液晶層１６偏光板１７上側ガラス基板１８カラーフィルタ１９対向電極３０マイクロ波発振器３１真空容器３２ソレノイドコイル３３基板３４ガス導入口

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｈ

Claims

【特許請求の範囲】

【請求項１】透明絶縁基板上に制御電極を形成する工
程と、前記制御電極上に第１の絶縁膜及び半導体膜を順
次形成する工程と、前記半導体膜にｎ型の不純物をドー
ピングする工程と、前記第１の絶縁膜及び半導体膜をパ
ターニングする工程と、前記半導体膜上に対の主電極を
形成する工程と、前記対の主電極をマスクとして前記半
導体膜にｐ型の不純物をドーピングする工程と、前記半
導体膜及び対の主電極上に第２の絶縁膜を形成する工程
と、前記対の主電極及び第２の絶縁膜をマスクとして前
記半導体膜をパターニングする工程をそれぞれ経ること
を特徴とする薄膜半導体装置の製造方法。
【請求項２】前記透明絶縁基板上に制御電極を形成す
る工程に続いて、前記透明絶縁基板上に所定パタ−ンの
透明電極を形成する工程を経ることを特徴とする請求項
１記載の薄膜半導体装置の製造方法。
【請求項３】前記対の主電極及び第２の絶縁膜をマス
クとして前記半導体膜をパタ−ニングする工程に続い
て、所定パターンの透明電極を形成する工程を経ること
を特徴とする請求項１記載の薄膜半導体装置の製造方
法。
【請求項４】前記半導体膜にｎ型またはｐ型の不純物
をドーピングする工程において、ｎ型またはｐ型不純物
を含んだ非質量分離型のイオンビ−ムを用いることを特
徴とする請求項１乃至３に記載の薄膜半導体装置の製造
方法。
【請求項５】前記非質量分離型のイオンビーム中に含
まれるイオンの加速エネルギ−を２５００ｅＶ以下にし
たことを特徴とする請求項４記載の薄膜半導体装置の製
造方法。
【請求項６】前記半導体膜にｎ型またはｐ型の不純物
をドーピングする工程において、前記半導体膜を有する
透明絶縁基板ごとｎ型またはｐ型不純物を含むプラズマ
ガスに曝すことを特徴とする請求項１乃至３に記載の薄
膜半導体装置の製造方法。
【請求項７】前記第２の絶縁膜としてフォトレジスト
を選んでいることを特徴とする請求項１乃至３に記載の
薄膜半導体装置の製造方法。
【請求項８】前記半導体膜として、非晶質Ｓｉ、非晶
質ＳｉＧｅ、非晶質Ｇｅ、非晶質ＳｉＮ、非晶質Ｓｉ
Ｃ、非晶質ＳｉＳｎのいづれかを選んでいることを特徴
とする請求項１乃至３に記載の薄膜半導体装置の製造方
法。
【請求項９】前記半導体膜にｐ型不純物をドーピング
した後で、前記ドーピングした部分を３００℃以下で熱
処理し、前記ｐ型不純物を活性化させる工程を経ること
を特徴とする請求項１乃至３に記載の薄膜半導体装置の
製造方法。
【請求項１０】透明絶縁基板上に絶縁膜により互いに
絶縁されてマトリクス状に形成配置されている走査信号
電極線及び映像信号電極線と、前記走査信号電極線と前
記映像信号電極線の各交点部に配置された薄膜半導体素
子及び画素電極とを有し、前記薄膜半導体素子は、前記
走査信号電極線に導電接続された制御電極と、前記映像
信号電極線に導電接続された一方の主電極と、前記画素
電極に導電接続された他方の主電極と、前記両主電極の
下側に配置された半導体膜とからなり、前記半導体膜は
前記映像信号電極線と同一のパターンでその下層に延在
していることを特徴とする薄膜半導体装置。
【請求項１１】前記薄膜半導体素子の半導体膜には、
チャネル部分にｎ型不純物及びｐ型不純物の双方がドー
ピングされ、それ以外の部分にｎ型不純物のみがドーピ
ングされていることを特徴とする請求項１０記載の薄膜
半導体装置。
【請求項１２】前記画素電極は、前記絶縁膜の下層ま
たは映像信号電極線の上層に配置されていることを特徴
とする請求項１０記載の薄膜半導体装置。
【請求項１３】前記半導体膜は、その膜厚が２０乃至
１００ｎｍの範囲になるように選ばれていることを特徴
とする請求項１０記載の薄膜半導体装置。
【請求項１４】透明絶縁基板上に形成されたゲート電
極と、このゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、前記半導
体膜上に形成されたソース及びドレイン電極とからなる
薄膜トランジスタにおいて、前記半導体膜は、前記ソー
ス及びドレイン電極の下部にｎ型不純物がドーピングさ
れ、前記ソース及びドレイン電極の接触しない部分にｎ
型及びｐ型不純物の双方がドーピングされていることを
特徴とする薄膜トランジスタ。