JPH05267605A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05267605A JPH05267605A JP4058713A JP5871392A JPH05267605A JP H05267605 A JPH05267605 A JP H05267605A JP 4058713 A JP4058713 A JP 4058713A JP 5871392 A JP5871392 A JP 5871392A JP H05267605 A JPH05267605 A JP H05267605A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- rom
- semiconductor memory
- cell array
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体記憶装置に関し、ＲＡＭ及び
ＲＯＭの共通部分を有効利用することで、小面積の回路
を実現する半導体記憶装置を提供することを目的として
いる。 【構成】 所定領域のメモリセルアレイ部を有する半導
体記憶装置であって、前記メモリセルアレイ部に対して
選択的にＲＡＭセルとＲＯＭセルとを配設するように構
成する。また、所定領域のＲＡＭセルアレイ部を有する
半導体記憶装置であって、前記ＲＡＭセルアレイ部の所
定のワード列に対する配線パターンを変更することによ
り該ＲＡＭセルアレイ部に対して選択的にＲＯＭアレイ
を形成するように構成する。
ＲＯＭの共通部分を有効利用することで、小面積の回路
を実現する半導体記憶装置を提供することを目的として
いる。 【構成】 所定領域のメモリセルアレイ部を有する半導
体記憶装置であって、前記メモリセルアレイ部に対して
選択的にＲＡＭセルとＲＯＭセルとを配設するように構
成する。また、所定領域のＲＡＭセルアレイ部を有する
半導体記憶装置であって、前記ＲＡＭセルアレイ部の所
定のワード列に対する配線パターンを変更することによ
り該ＲＡＭセルアレイ部に対して選択的にＲＯＭアレイ
を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは、例えば、ＲＡＭ（Random Access Memor
y），ＲＯＭ（Read Only Memory）等の半導体メモリの
分野に用いて好適な、半導体記憶装置に関する。近年、
コンピュータやワードプロセッサ等の情報処理装置の普
及に伴い、情報処理装置内部で使用される、例えば、Ｒ
ＡＭ及びＲＯＭ等の半導体メモリに代表される半導体記
憶装置が数多く開発されている。
り、詳しくは、例えば、ＲＡＭ（Random Access Memor
y），ＲＯＭ（Read Only Memory）等の半導体メモリの
分野に用いて好適な、半導体記憶装置に関する。近年、
コンピュータやワードプロセッサ等の情報処理装置の普
及に伴い、情報処理装置内部で使用される、例えば、Ｒ
ＡＭ及びＲＯＭ等の半導体メモリに代表される半導体記
憶装置が数多く開発されている。
【０００２】このＲＡＭ及びＲＯＭ等の半導体メモリは
情報処理装置を構成する上で必須なものであり、近時、
情報処理装置の小型化が進む中で、回路規模のより小さ
な半導体メモリを含む装置が要求される。
情報処理装置を構成する上で必須なものであり、近時、
情報処理装置の小型化が進む中で、回路規模のより小さ
な半導体メモリを含む装置が要求される。
【０００３】
【従来の技術】従来のこの種の半導体記憶装置として
は、図４に示すような情報処理装置内に組み込まれた記
憶装置システムがある。これは、一般に、図５に示すよ
うなメモリマップと呼ばれるメモリの配置図を元にし
て、ＲＡＭ及びＲＯＭを組み合わせることにより、情報
処理装置内の一つの記憶装置システムを構成するもので
ある。
は、図４に示すような情報処理装置内に組み込まれた記
憶装置システムがある。これは、一般に、図５に示すよ
うなメモリマップと呼ばれるメモリの配置図を元にし
て、ＲＡＭ及びＲＯＭを組み合わせることにより、情報
処理装置内の一つの記憶装置システムを構成するもので
ある。
【０００４】なお、図４中、１はＲＡＭ、２はＲＯＭ、
３はデコーダであり、ＲＡＭ１は、外部から指定される
アドレスに所定のデータを書き込んだり、同様に、指定
されるアドレスに書き込まれた所定のデータを読み出す
ための読み書き可能なメモリ、ＲＯＭ２は、外部から指
定されるアドレスに予め書き込まれた所定のデータを読
み出すための読み出し専用メモリ、デコーダ３は、外部
から与えられる信号を解析することにより、所定のアド
レスのメモリに対する制御信号を生成するものである。
３はデコーダであり、ＲＡＭ１は、外部から指定される
アドレスに所定のデータを書き込んだり、同様に、指定
されるアドレスに書き込まれた所定のデータを読み出す
ための読み書き可能なメモリ、ＲＯＭ２は、外部から指
定されるアドレスに予め書き込まれた所定のデータを読
み出すための読み出し専用メモリ、デコーダ３は、外部
から与えられる信号を解析することにより、所定のアド
レスのメモリに対する制御信号を生成するものである。
【０００５】そして、図４に示すようなＲＡＭ及びＲＯ
Ｍを使用した従来の記憶装置システムでは、個々のＲＡ
Ｍ１、ＲＯＭ２が別々のＬＳＩ（Large Scale Integrat
ed circuit）、もしくは、メモリセルからなり、実際の
記憶装置システムを構成するためには、これらのメモリ
に付随する回路が必要である。
Ｍを使用した従来の記憶装置システムでは、個々のＲＡ
Ｍ１、ＲＯＭ２が別々のＬＳＩ（Large Scale Integrat
ed circuit）、もしくは、メモリセルからなり、実際の
記憶装置システムを構成するためには、これらのメモリ
に付随する回路が必要である。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、図４に示すよう
に、ＲＡＭ１、ＲＯＭ２が別々のＬＳＩ、またはメモリ
セルからなるという構成となっていたため、ＲＡＭ１及
びＲＯＭ２に付随する回路が必要であり、近時における
回路面積の小面積化の流れにあっては、このような付随
回路による回路スペースさえも問題となってくる。
うな従来の半導体記憶装置にあっては、図４に示すよう
に、ＲＡＭ１、ＲＯＭ２が別々のＬＳＩ、またはメモリ
セルからなるという構成となっていたため、ＲＡＭ１及
びＲＯＭ２に付随する回路が必要であり、近時における
回路面積の小面積化の流れにあっては、このような付随
回路による回路スペースさえも問題となってくる。
【０００７】しかも、ＲＡＭ１及びＲＯＭ２のメモリセ
ル内部には、元々共通に使用できる部分があり、この部
分を有効に利用すれば、小面積の回路を実現することが
可能となるため、同様な機能を有する付随回路をＲＡＭ
１及びＲＯＭ２に対して別々に設けることは、回路構成
上、無駄が多いという問題点があった。 ［目的］そこで本発明は、ＲＡＭ及びＲＯＭの共通部分
を有効利用することで、小面積の回路を実現する半導体
記憶装置を提供することを目的としている。
ル内部には、元々共通に使用できる部分があり、この部
分を有効に利用すれば、小面積の回路を実現することが
可能となるため、同様な機能を有する付随回路をＲＡＭ
１及びＲＯＭ２に対して別々に設けることは、回路構成
上、無駄が多いという問題点があった。 ［目的］そこで本発明は、ＲＡＭ及びＲＯＭの共通部分
を有効利用することで、小面積の回路を実現する半導体
記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明による半導体記憶
装置は上記目的達成のため、所定領域のメモリセルアレ
イ部を有する半導体記憶装置であって、前記メモリセル
アレイ部に対して選択的にＲＡＭセルとＲＯＭセルとを
配設するように構成している。また、所定領域のＲＡＭ
セルアレイ部を有する半導体記憶装置であって、前記Ｒ
ＡＭセルアレイ部の所定のワード列に対する配線パター
ンを変更することにより該ＲＡＭセルアレイ部に対して
選択的にＲＯＭアレイを形成するように構成している。
装置は上記目的達成のため、所定領域のメモリセルアレ
イ部を有する半導体記憶装置であって、前記メモリセル
アレイ部に対して選択的にＲＡＭセルとＲＯＭセルとを
配設するように構成している。また、所定領域のＲＡＭ
セルアレイ部を有する半導体記憶装置であって、前記Ｒ
ＡＭセルアレイ部の所定のワード列に対する配線パター
ンを変更することにより該ＲＡＭセルアレイ部に対して
選択的にＲＯＭアレイを形成するように構成している。
【０００９】
【作用】本発明では、メモリセルアレイ部に対して選択
的にＲＡＭセルとＲＯＭセルとが配設されることによ
り、また、ＲＡＭセルアレイ部の所定のワード列に対す
る配線パターンを変更して選択的にＲＯＭアレイが形成
されることにより、１つの半導体記憶装置内にＲＡＭと
ＲＯＭとが形成される。
的にＲＡＭセルとＲＯＭセルとが配設されることによ
り、また、ＲＡＭセルアレイ部の所定のワード列に対す
る配線パターンを変更して選択的にＲＯＭアレイが形成
されることにより、１つの半導体記憶装置内にＲＡＭと
ＲＯＭとが形成される。
【００１０】すなわち、ＲＡＭ及びＲＯＭを別々の半導
体記憶装置として構成するのではなく、１つの半導体記
憶装置とすることで、ＲＡＭ及びＲＯＭに必要な付随回
路の共通部分がまとめられるため、小面積の回路が可能
となり、半導体記憶装置の高密度化が図られる。
体記憶装置として構成するのではなく、１つの半導体記
憶装置とすることで、ＲＡＭ及びＲＯＭに必要な付随回
路の共通部分がまとめられるため、小面積の回路が可能
となり、半導体記憶装置の高密度化が図られる。
【００１１】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体記憶装置の一実施例を示す
図であり、図１は本実施例の要部構成を示す図である。
まず、構成を説明する。
１，２は本発明に係る半導体記憶装置の一実施例を示す
図であり、図１は本実施例の要部構成を示す図である。
まず、構成を説明する。
【００１２】図１中、１１はアドレスバッファ、１２は
ロウデコーダ、１３はコラムデコーダ、１４はコントロ
ーラ、１５は入出力用センスアンプ、１６はコラムセレ
クタ、１７はメモリセルアレイ、１８はプリチャージ、
１９は入出力データピン、２０は入力アドレスピンであ
り、２１はメモリセル１７中の１ビットのメモリセル、
２２は１ワードのメモリセル列である。
ロウデコーダ、１３はコラムデコーダ、１４はコントロ
ーラ、１５は入出力用センスアンプ、１６はコラムセレ
クタ、１７はメモリセルアレイ、１８はプリチャージ、
１９は入出力データピン、２０は入力アドレスピンであ
り、２１はメモリセル１７中の１ビットのメモリセル、
２２は１ワードのメモリセル列である。
【００１３】アドレスバッファ１１は、書き込み／読み
出しをする番地情報をラッチするものであり、ロウデコ
ーダ１２及びコラムデコーダ１３は、アドレスバッファ
１１の情報から特定のメモリセルを選択するためのもの
である。コントローラ１４は、書き込み／読み出し命令
や各種クロック等を各ブロックに供給することで各ブロ
ックの制御を行うものである。
出しをする番地情報をラッチするものであり、ロウデコ
ーダ１２及びコラムデコーダ１３は、アドレスバッファ
１１の情報から特定のメモリセルを選択するためのもの
である。コントローラ１４は、書き込み／読み出し命令
や各種クロック等を各ブロックに供給することで各ブロ
ックの制御を行うものである。
【００１４】入出力用センスアンプ１５は、読み出し時
にメモリセル２１からの信号を検出するとともに増幅す
るものである。コラムセレクタ１６は、書き込み／読み
出し信号の信号路を決定するものである。なお、３１は
ＲＡＭを活性化するためのイネーブル信号、３２はＲＡ
Ｍに対する書き込みの制御信号、３３は各ワード線を選
択する信号、３４は書き込み／読み出し信号、３５は特
定のメモリワードにおけるデータである。
にメモリセル２１からの信号を検出するとともに増幅す
るものである。コラムセレクタ１６は、書き込み／読み
出し信号の信号路を決定するものである。なお、３１は
ＲＡＭを活性化するためのイネーブル信号、３２はＲＡ
Ｍに対する書き込みの制御信号、３３は各ワード線を選
択する信号、３４は書き込み／読み出し信号、３５は特
定のメモリワードにおけるデータである。
【００１５】図２は本実施例の具体的な実施方法を説明
するための図である。本実施例では、図２（ａ）に示す
ように、メモリセルアレイ１７の領域部分にＲＡＭセル
アレイ４１とＲＯＭセルアレイ４２とを配設したもので
ある。なお、４３はＲＡＭセル、４４はＲＯＭセルを示
し、ＲＡＭセル４３は、図２（ｂ）に示すように、４つ
のＭＯＳトランジスタＴ１〜Ｔ４と２つの抵抗Ｒ１，Ｒ
２とから構成される高抵抗負荷方式のメモリセルであ
り、ＲＯＭセル４４は、図２（ｃ）に示すように、２つ
のＭＯＳトランジスタＴ５，Ｔ６から構成されるメモリ
セルである。
するための図である。本実施例では、図２（ａ）に示す
ように、メモリセルアレイ１７の領域部分にＲＡＭセル
アレイ４１とＲＯＭセルアレイ４２とを配設したもので
ある。なお、４３はＲＡＭセル、４４はＲＯＭセルを示
し、ＲＡＭセル４３は、図２（ｂ）に示すように、４つ
のＭＯＳトランジスタＴ１〜Ｔ４と２つの抵抗Ｒ１，Ｒ
２とから構成される高抵抗負荷方式のメモリセルであ
り、ＲＯＭセル４４は、図２（ｃ）に示すように、２つ
のＭＯＳトランジスタＴ５，Ｔ６から構成されるメモリ
セルである。
【００１６】したがって、本実施例では、メモリセルア
レイ１７に対して選択的にＲＡＭセル４３とＲＯＭセル
４４とが配設されることにより、１つの半導体記憶装置
内にＲＡＭ１とＲＯＭ２とを形成することができ、これ
によって、ＲＡＭ１及びＲＯＭ２に必要な付随回路の共
通部分をまとめて小面積の回路を実現できる。図３は本
発明に係る半導体記憶装置の他の実施例を示す図であ
り、本実施例の具体的な実施方法を説明するための図で
ある。
レイ１７に対して選択的にＲＡＭセル４３とＲＯＭセル
４４とが配設されることにより、１つの半導体記憶装置
内にＲＡＭ１とＲＯＭ２とを形成することができ、これ
によって、ＲＡＭ１及びＲＯＭ２に必要な付随回路の共
通部分をまとめて小面積の回路を実現できる。図３は本
発明に係る半導体記憶装置の他の実施例を示す図であ
り、本実施例の具体的な実施方法を説明するための図で
ある。
【００１７】なお、図３において、図１，２に示した実
施例に付された番号と同一番号は同一部分を示す。本実
施例では、図１に示すメモリセルアレイ１７の全領域を
ＲＡＭセルアレイ４１で敷き詰め、所定の領域にＲＯＭ
セルアレイ４２を形成する場合、所定のワード列におけ
る、図３（ｂ）に示すようなＲＡＭセル４３のＭＯＳト
ランジスタＴ１〜Ｔ２間、及びＴ３〜Ｔ４間を接続する
アルミ配線を、図３（ｃ）に示すように変更すること
で、当該ＲＡＭセル４３をＲＯＭセル４４とみなすこと
ができる。但し、この配線の変更はワード列の全てのＲ
ＡＭセル４３に対して行われるものとする。
施例に付された番号と同一番号は同一部分を示す。本実
施例では、図１に示すメモリセルアレイ１７の全領域を
ＲＡＭセルアレイ４１で敷き詰め、所定の領域にＲＯＭ
セルアレイ４２を形成する場合、所定のワード列におけ
る、図３（ｂ）に示すようなＲＡＭセル４３のＭＯＳト
ランジスタＴ１〜Ｔ２間、及びＴ３〜Ｔ４間を接続する
アルミ配線を、図３（ｃ）に示すように変更すること
で、当該ＲＡＭセル４３をＲＯＭセル４４とみなすこと
ができる。但し、この配線の変更はワード列の全てのＲ
ＡＭセル４３に対して行われるものとする。
【００１８】したがって、本実施例では、ＲＡＭセルア
レイ４１の所定のワード列に対する配線パターンを変更
して選択的にＲＯＭアレイ４２が形成されることによ
り、１つの半導体記憶装置内にＲＡＭ１とＲＯＭ２とを
形成することができ、これによって、ＲＡＭ１及びＲＯ
Ｍ２に必要な付随回路の共通部分をまとめて小面積の回
路を実現できる。
レイ４１の所定のワード列に対する配線パターンを変更
して選択的にＲＯＭアレイ４２が形成されることによ
り、１つの半導体記憶装置内にＲＡＭ１とＲＯＭ２とを
形成することができ、これによって、ＲＡＭ１及びＲＯ
Ｍ２に必要な付随回路の共通部分をまとめて小面積の回
路を実現できる。
【００１９】このように本実施例では、メモリセルアレ
イ１７に対して選択的にＲＡＭセル４３とＲＯＭセル４
４とを配設することで、また、ＲＡＭセルアレイ４１の
所定のワード列に対する配線パターンを変更して選択的
にＲＯＭアレイ４２を形成するで、１つの半導体記憶装
置内にＲＡＭ１とＲＯＭ２とを形成することができる。
イ１７に対して選択的にＲＡＭセル４３とＲＯＭセル４
４とを配設することで、また、ＲＡＭセルアレイ４１の
所定のワード列に対する配線パターンを変更して選択的
にＲＯＭアレイ４２を形成するで、１つの半導体記憶装
置内にＲＡＭ１とＲＯＭ２とを形成することができる。
【００２０】したがって、ＲＡＭ１及びＲＯＭ２に必要
な付随回路の共通部分をまとめて小面積の回路を実現す
ることができ、高密度な半導体記憶装置を得ることがで
きる。なお、上記実施例は、ＲＡＭセルとして、図２
（ｂ）に示すように、４つのＭＯＳトランジスタと２つ
の抵抗とから構成される高抵抗負荷方式のメモリセルを
例に採り説明したが、ＲＡＭセルの構成はこれに限ら
ず、例えば、上記２つの抵抗をＰチャネルＭＯＳトラン
ジスタに置換したＣＭＯＳ方式のＲＡＭセルであっても
よい。
な付随回路の共通部分をまとめて小面積の回路を実現す
ることができ、高密度な半導体記憶装置を得ることがで
きる。なお、上記実施例は、ＲＡＭセルとして、図２
（ｂ）に示すように、４つのＭＯＳトランジスタと２つ
の抵抗とから構成される高抵抗負荷方式のメモリセルを
例に採り説明したが、ＲＡＭセルの構成はこれに限ら
ず、例えば、上記２つの抵抗をＰチャネルＭＯＳトラン
ジスタに置換したＣＭＯＳ方式のＲＡＭセルであっても
よい。
【００２１】
【発明の効果】本発明では、メモリセルアレイ部に対し
て選択的にＲＡＭセルとＲＯＭセルとを配設することに
より、また、ＲＡＭセルアレイ部の所定のワード列に対
する配線パターンを変更して選択的にＲＯＭアレイを形
成することにより、１つの半導体記憶装置内にＲＡＭと
ＲＯＭとを形成することができる。
て選択的にＲＡＭセルとＲＯＭセルとを配設することに
より、また、ＲＡＭセルアレイ部の所定のワード列に対
する配線パターンを変更して選択的にＲＯＭアレイを形
成することにより、１つの半導体記憶装置内にＲＡＭと
ＲＯＭとを形成することができる。
【００２２】したがって、ＲＡＭ及びＲＯＭを別々の半
導体記憶装置として構成するのではなく、１つの半導体
記憶装置とすることができ、ＲＡＭ及びＲＯＭに必要な
付随回路の共通部分をまとめて小面積の回路を実現で
き、半導体記憶装置の高密度化を図ることができる。
導体記憶装置として構成するのではなく、１つの半導体
記憶装置とすることができ、ＲＡＭ及びＲＯＭに必要な
付随回路の共通部分をまとめて小面積の回路を実現で
き、半導体記憶装置の高密度化を図ることができる。
【図１】本実施例の要部構成を示す図である。
【図２】一実施例の具体的な実施方法を説明するための
図である。
図である。
【図３】他の実施例の具体的な実施方法を説明するため
の図である。
の図である。
【図４】従来例を示す概略図である。
【図５】メモリマップの一例を示す図である。
１ ＲＡＭ ２ ＲＯＭ ３ デコーダ １１ アドレスバッファ １２ ロウデコーダ １３ コラムデコーダ １４ コントローラ １５ 入出力用センスアンプ １６ コラムセレクタ １７ メモリセルアレイ １８ プリチャージ １９ 入出力データピン ２０ 入力アドレスピン ２１ メモリセル ２２ メモリセル列 ３１ ＲＡＭを活性化するためのイネーブル信号 ３２ ＲＡＭに対する書き込みの制御信号 ３３ 各ワード線を選択する信号 ３４ 書き込み／読み出し信号 ３５ 特定のメモリワードにおけるデータ ４１ ＲＡＭセルアレイ ４２ ＲＯＭセルアレイ ４３ ＲＡＭセル ４４ ＲＯＭセル
Claims (2)
- 【請求項１】所定領域のメモリセルアレイ部を有する半
導体記憶装置であって、 前記メモリセルアレイ部に対して選択的にＲＡＭセルと
ＲＯＭセルとを配設することを特徴とする半導体記憶装
置。 - 【請求項２】所定領域のＲＡＭセルアレイ部を有する半
導体記憶装置であって、 前記ＲＡＭセルアレイ部の所定のワード列に対する配線
パターンを変更することにより該ＲＡＭセルアレイ部に
対して選択的にＲＯＭアレイを形成することを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058713A JPH05267605A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058713A JPH05267605A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267605A true JPH05267605A (ja) | 1993-10-15 |
Family
ID=13092138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058713A Withdrawn JPH05267605A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267605A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013222801A (ja) * | 2012-04-16 | 2013-10-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1992
- 1992-03-17 JP JP4058713A patent/JPH05267605A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013222801A (ja) * | 2012-04-16 | 2013-10-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1154434B1 (en) | Method for fabricating a semiconductor device | |
| US7372768B2 (en) | Memory with address management | |
| US7058863B2 (en) | Semiconductor integrated circuit | |
| US5280451A (en) | Signature circuit for non-volatile memory device | |
| KR0172426B1 (ko) | 반도체 메모리장치 | |
| KR920007909B1 (ko) | 램 테스트시 고속 기록방법 | |
| US6781917B2 (en) | Semiconductor memory device with dual port memory cells | |
| JPH05267605A (ja) | 半導体記憶装置 | |
| JPS59217290A (ja) | 半導体メモリ | |
| JP3601883B2 (ja) | 半導体装置 | |
| JP4150703B2 (ja) | 半導体装置 | |
| JP2708232B2 (ja) | 半導体記憶装置 | |
| JPS6122648A (ja) | マスタスライス型半導体集積回路装置 | |
| KR20040027415A (ko) | 반도체 메모리 구성요소, 특히 ｄｒａｍ 구성요소의 설계및 제조방법 | |
| JPH0730075A (ja) | 半導体記憶装置及びこの記憶装置を含む論理回路 | |
| JPS60171696A (ja) | 半導体記憶装置 | |
| JP2000339983A (ja) | 半導体集積回路装置 | |
| JP2001195877A (ja) | 半導体集積装置 | |
| JPH08249360A (ja) | 半導体記憶装置及びその設計装置 | |
| JPH04217359A (ja) | 半導体記憶装置 | |
| WO1999000752A1 (en) | Method and apparatus for incorporating dynamic random access memory design modules into an integrated circuit chip design | |
| JPH05342856A (ja) | ランダムアクセス半導体メモリー装置 | |
| US20030128616A1 (en) | Semiconductor memory device | |
| JPH0877070A (ja) | キャッシュメモリ | |
| JP2006294244A (ja) | 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |