JPH08249360A

JPH08249360A - 半導体記憶装置及びその設計装置

Info

Publication number: JPH08249360A
Application number: JP7051472A
Authority: JP
Inventors: Toshihisa Nagata; 敏久永田; Hideyuki Aota; 秀幸青田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-03-10
Filing date: 1995-03-10
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】ワード数の変更により不要となる単位アドレ
スバッファ等の回路を持たない半導体記憶装置を簡単に
設計することができる設計装置を提供することを目的と
する。【構成】複数種類のワード数に対応させた複数種類の
アドレスバッファの記述データを格納した記述データ格
納部４を備え、ワード数の変更に応じて必要なアドレス
バッファの記述データを記述データ格納部４から呼び出
してワード線駆動回路を記述するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置及びそ
の設計装置に関する。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路）等のチップ内
に形成される半導体記憶装置を、特にオンチップメモリ
と称している。このオンチップメモリは、例えば、中央
演算処理装置のレジスタとして用いられるものであり、
中央演算処理装置とともに周知の半導体集積回路技術に
より一つの半導体チップ上に形成される。

【０００３】中央演算処理装置は、その構成によって同
一チップ上に種々のレジスタを必要とする場合がある。
このため、オンチップメモリとしては、ビット数が同一
であってもワード数の異なるメモリが同一チップ上に要
求されることがある。ワード数を変更するには、デコー
ダやアドレスバッファの構成を変える必要があり、その
変更設計には多くの時間と労力が必要であった。

【０００４】そこで、デコーダやアドレスバッファの基
本的構成を変えることなしにワード数の異なるオンチッ
プメモリを構成することができる半導体記憶装置の構成
方法が考え出されている。

【０００５】従来方法を、８ワード構成のＲＡＭに基づ
いて４ワードのＲＡＭを設計する場合を例にして説明す
る。

【０００６】図７は、８ワード構成のＲＡＭのワード線
駆動部を示した回路図である。この回路は、ワード線選
択用のアドレスバッファ５１と、デコード５２と、これ
らを接続する配線５３とから成る。前記アドレスバッフ
ァ５１は３個の単位アドレスバッファＡＤＢ₁〜ＡＤＢ
₃から成り、前記デコード５２は８個の単位デコーダＤ
ＥＣ₀〜ＤＥＣ₇から成る。単位アドレスバッファＡＤ
Ｂ₁〜ＡＤＢ₃の入力端子Ａ₀〜Ａ₂にアドレス信号が
入力され、単位デコーダＤＥＣ₀〜ＤＥＣ₇のワード線
Ｗ₀〜Ｗ₇からワード選択信号が出力される。

【０００７】従来、上記８ワード構成のＲＡＭのワード
線駆動部を４ワード構成のＲＡＭのワード線駆動部とす
るために、単位アドレスバッファＡＤＢ₃の入力Ａ₂を
ロウレベル又はハイレベルに固定し、ワード線Ｗ₄〜Ｗ
₇又はＷ₀〜Ｗ₃が選択されないようにする。或いは、
単位アドレスバッファＡＤＢ₃のノードｎ₃のレベルを
ロウレベル又はハイレベルに固定し、ワード線Ｗ₄〜Ｗ
₇又はＷ₀〜Ｗ₃が選択されないようにしていた（特公
平４−２９１５８号公報参照）。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の方法では、不要となった単位アドレスバッファＡＤ
Ｂ₃及びこの単位アドレスバッファＡＤＢ₃からワード
線に至る配線がそのまま残ることになるため、基板上で
のオンチップメモリの占有面積が大きくなるという欠点
がある。

【０００９】本発明は、上記の事情に鑑み、ワード数の
変更により不要となる単位アドレスバッファ等の回路を
持たない半導体記憶装置及びその設計装置を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体チップ上に、２ⁿのワード数を有するメモリ
セルアレイと、２^m（ｎ＞ｍ）のワード数の駆動に必要
な数の単位アドレスデコーダ及び単位アドレスバッファ
とが形成されていることを特徴とする。

【００１１】また、本発明の半導体記憶装置の設計装置
は、単位アドレスバッファの記述データを格納した記述
データ保持手段を備えていることを特徴とする。

【００１２】また、本発明の半導体記憶装置の設計装置
は、異なるワード数に対応させた複数種類のアドレスバ
ッファの記述データを格納した記述データ保持手段を備
えていることを特徴とする。

【００１３】また、本発明の半導体記憶装置の設計装置
は、異なるワード数に対応させた複数種類のアドレスバ
ッファとこのバッファ出力をアドレスデコーダに導く配
線とを一体化した複数種類の記述データを格納した記述
データ保持手段を備えていることを特徴とする。

【００１４】また、本発明の半導体記憶装置の設計装置
は、異なるワード数に対応させた複数種類のアドレスバ
ッファとアドレスデコーダと前記バッファ出力をアドレ
スデコーダへ導く配線とを一体化した複数種類の記述デ
ータを格納した記述データ保持手段を備えていることを
特徴とする。

【００１５】

【作用】上記の構成の半導体記憶装置であれば、ワード
数の変更により不要となった単位アドレスバッファ等の
回路は持たないので、実装面積を小さくでき、その小型
化が図れる。或いは、半導体記憶装置の形成に必要であ
った領域に他の回路を形成すること等が可能となる。

【００１６】また、上記構成の半導体記憶装置の設計装
置によれば、設計者が設計装置上で単位アドレスデコー
ダを作成する必要がなく、また、単位アドレスデコーダ
や単位アドレスバッファを組み合わせる手間が少なくな
るか或いは不要になる。従って、２ⁿのワード数を有す
るメモリセルアレイについて、２^m（ｎ＞ｍ）のワード
数を有するメモリセルアレイを駆動するのに必要な回路
を短時間で作成することができ、２ⁿのワード数用の単
位アドレスデコーダ等を設計装置上で２^mのワード数用
に削っていく作業に比べて効率化が図れる。

【００１７】

【実施例】

（実施例１）以下、本発明をその実施例を示す図に基づ
いて説明する。

【００１８】図１は、本発明の半導体記憶装置の設計装
置の構成を示した模式図である。この設計装置は、入力
部１と、データ処理部２と、表示部３と、データ格納部
４とを備えて構成されている。

【００１９】入力部１は、例えば、キーボード等により
構成され、設計者が種々の命令やデータを入力できるよ
うになっている。

【００２０】データ処理部２は、入力部１から入力され
た命令やデータ、及びデータ格納部４から読み出したデ
ータの処理を行い、インバーター回路、アンド回路、或
いはこれら回路の配線等を記述する。そして、その記述
した回路の動作を確認するシミュレーション等を行うよ
うになっている。

【００２１】表示部３は、前記の記述された半導体記憶
装置の回路イメージをディスプレイ上に表示するように
なっている。

【００２２】データ格納部４は、前述したインバーター
回路やアンド回路等の個々のゲート回路を記述するデー
タの他に、単位アドレスバッファＡＤＢを纏めて、即
ち、２つのインバーター回路及び配線を一体的に記述す
るデータを保有している。

【００２３】図２は、単位アドレスバッファＡＤＢの記
述データをイメージ化して示した回路図である。この単
位アドレスバッファＡＤＢは、２つのインバーター１１
ａ，１１ｂが直列に接続され、前段と後段のインバータ
ー１１ａ，１１ｂからそれぞれ出力信号ａ，ａ′を取り
出す構成になっている。出力信号ａ，ａ′は互いに逆相
の信号となる。

【００２４】上記の設計装置において、４（２^m：ｍ＝
２）ワード構成のメモリに用いるワード線駆動回路を設
計する場合には、図２に示した単位アドレスバッファＡ
ＤＢを２つ用いてアドレスバッファを記述する。そし
て、図３に示すように、４ワード用の単位アドレスデコ
ーダ及び配線を記述し、これらと前記アドレスバッファ
とを接続させる。ここで、データ格納部４には、単位ア
ドレスバッファの記述データが格納されているので、設
計者は設計装置上でインバーターを２つ組み合わせて単
位アドレスデコーダを作成する必要はなく、既にデータ
として保持されている単位アドレスバッファを必要なワ
ード数に対応した数だけ呼び出して記述させればよいこ
とになる。

【００２５】（実施例２）以下、本発明の他の実施例を
説明する。本実施例のデータ格納部４は、上記実施例の
データ格納部４が単位アドレスバッファの記述データを
持つのに対し、単位アドレスバッファを２個或いは３個
といったように組み合わせた複数種類のアドレスバッフ
ァの記述データを持つ点で異なっている。

【００２６】図４（ａ）は、４ワード構成のメモリに用
いるアドレスバッファの記述データをイメージ化して示
す回路図である。４ワード構成のメモリに用いるアドレ
スバッファは、２つ（ｍ＝２）の単位アドレスバッファ
ＡＤＢ₁，ＡＤＢ₂から構成され、信号Ａ₀，Ａ₁を入
力し、信号ａ，ａ′，ａ₁，ａ₁′を出力する。

【００２７】また、同図（ｂ）は、８（２^m：ｍ＝３）
ワード構成のメモリに用いるアドレスバッファの記述デ
ータをイメージ化して示す回路図である。８ワード構成
のメモリに用いるアドレスバッファは、３つ（ｍ＝３）
の単位アドレスバッファＡＤＢ₁，ＡＤＢ₂，ＡＤＢ₃
から構成され、信号Ａ₀，Ａ₁，Ａ₂を入力し、信号
ａ，ａ′，ａ₁，ａ₁′，ａ₂，ａ₃′を出力する。

【００２８】上記図４では、ｍ＝２，ｍ＝３の場合のア
ドレスバッファを示しているが、最大２ⁿのワード数を
有するメモリセルアレイに対応できるワード線駆動部を
構成するために、データ格納部４には、２からｎ（２，
３，…，ｍ，…，ｎ）個の単位アドレスバッファを組み
合わせた複数類のアドレスバッファの記述データが格納
される。

【００２９】設計者は既にデータとして保持されている
ワード数に応じたアドレスバッファの記述データを呼び
出して記述させればよく、設計者が設計装置上で単位ア
ドレスバッファを組み合わせてアドレスバッファを作成
する必要がないので、回路設計に伴う人手と時間とを減
少させることができる。

【００３０】（実施例３）以下、本発明の他の実施例を
説明する。本実施例のデータ格納部４は、上記実施例２
のデータ格納部４が単位アドレスバッファを２個或いは
３個といったように組み合わせた複数種類のアドレスバ
ッファの記述データを持つのに対し、その各々のアドレ
スバッファにそれぞれ必要な配線（アドレスデコーダへ
の配線）を纏めて記述した複数種類の記述データを持つ
点で異なっている。

【００３１】図５は、４（２²：ｍ＝２）ワード構成の
メモリに用いるアドレスバッファと当該アドレスバッフ
ァからアドレスデコーダ（アドレスデコーダ自体は記述
されない）への配線とを一体化した記述データをイメー
ジ化して示す回路図である。図５では、ｍ＝２の場合を
示しているが、最大２ⁿのワード数を有するメモリセル
アレイに対応できるワード線駆動部を構成するために、
データ格納部４には、２からｎ（２，３，…，ｍ，…，
ｎ）個の単位アドレスバッファの組み合わせから成るア
ドレスバッファと各アドレスバッファからアドレスデコ
ーダへの配線とを一体化した複数種類の記述データが格
納される。

【００３２】設計者は既にデータとして保持されている
ワード数に応じたアドレスバッファと配線とを一体化し
た記述データを呼び出して記述させればよく、設計者が
設計装置上でアドレスバッファと配線との接続を行わせ
る必要がないので、回路設計に伴う人手と時間とをより
減少させることができる。

【００３３】（実施例４）以下、本発明の他の実施例を
説明する。本実施例のデータ格納部４は、上記実施例３
のデータ格納部４がアドレスバッファと配線とを一体化
した複数種類の記述データを持つのに対し、アドレスバ
ッファとアドレスデコーダと配線とを一体化した複数種
類の記述データを持つ点で異なっている。

【００３４】図６は、４（２²：ｍ＝２）ワード構成の
メモリに用いるアドレスバッファと当該アドレスバッフ
ァからアドレスデコーダ（アドレスデコーダ自体も記述
される）への配線とを一体化した記述データをイメージ
化して示す回路図である。４ワード構成のメモリに用い
るアドレスデコーダは、４つの単位アドレスデコーダＤ
ＥＣ…により構成され、各単位アドレスデコーダＤＥＣ
…には、それぞれワード線Ｗ₀〜Ｗ₃が引き出されてい
る。

【００３５】図６では、ｍ＝２の場合を示しているが、
最大２ⁿのワード数を有するメモリセルアレイに対応で
きるワード線駆動部を構成するために、データ格納部４
には、２からｎ（２，３，…，ｍ，…，ｎ）個の単位ア
ドレスバッファの組み合わせから成るアドレスバッファ
とアドレスデコーダと前記バッファ出力をアドレスデコ
ーダへ導く配線とを一体化した複数種類の記述データが
格納される。

【００３６】設計者は既にデータとして保持されている
ワード数に応じたアドレスバッファと配線とアドレスデ
コーダとを一体化した記述データを呼び出して記述させ
ればよく、設計者が設計装置上でアドレスバッファと配
線とアドレスデコーダとの接続を行う必要がないので、
回路設計に伴う人手と時間とをより一層減少させること
ができる。

【００３７】以上の実施例で示した設計装置によれば、
２ⁿのワード数を有するメモリの記述パターンを用い、
メモリセルアレイの構成はそのままにして２^m（ｎ＞
ｍ）のワード数のワード線駆動回路を持つ半導体記憶装
置を簡単に設計できる。

【００３８】そして、このような設計がなされて製造さ
れた半導体記憶装置は、半導体チップ上に、２ⁿのワー
ド数を有するメモリセルアレイと、２^m（ｎ＞ｍ）のワ
ード数を有するメモリセルアレイを駆動するのに必要な
数の単位アドレスデコーダ及び単位アドレスバッファと
が形成されたものとなる。従って、かかる半導体記憶装
置は、ワード数の変更により不要となった単位アドレス
バッファ等の回路は持たないので、その小型化が図れ
る。或いは、半導体記憶装置の形成に必要であった領域
に他の回路を形成すること等が可能となる。

【００３９】また、本発明の半導体記憶装置はＲＡＭと
してだけでなく、ＲＯＭとして構成されてもよいもので
ある。

【００４０】

【発明の効果】以上のように、半導体記憶装置の小型化
等が図られ、また、半導体記憶装置の設計に伴う人手と
時間と削減できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の設計装置の構成を示
すブロック図である。

【図２】本発明の設計装置のデータ格納部に格納される
単位アドレスバッファの記述データをイメージ化して示
した回路図である。

【図３】４ワードの場合のアドレスデコーダ及び配線を
示す回路図である。

【図４】本発明の第２の実施例を示すものであって、同
図（ａ）は設計装置のデータ格納部に格納される４ワー
ドの場合のアドレスバッファの記述データをイメージ化
して示した回路図であり、同図（ｂ）は設計装置のデー
タ格納部に格納される８ワード構成のアドレスバッファ
の記述データをイメージ化して示した回路図である。

【図５】本発明の第３の実施例を示すものであって、４
ワードの場合のアドレスバッファ及び配線を一体化した
記述データをイメージ化して示した回路図である。

【図６】本発明の第４の実施例を示すものであって、４
ワードの場合のアドレスバッファとアドレスデコーダと
配線とを一体化した記述データをイメージ化して示した
回路図である。

【図７】８ワードの場合のワード線駆動部を示す回路図
である。

【符号の説明】

１入力部２データ処理部３表示部４データ格納部４

Claims

【特許請求の範囲】

【請求項１】半導体チップ上に、２ⁿのワード数を有
するメモリセルアレイと、２^m（ｎ＞ｍ）のワード数の
駆動に必要な数の単位アドレスデコーダ及び単位アドレ
スバッファとが形成されていることを特徴とする半導体
記憶装置。
【請求項２】単位アドレスバッファの記述データを格
納した記述データ保持手段を備えていることを特徴とす
る半導体記憶装置の設計装置。
【請求項３】異なるワード数に対応させた複数種類の
アドレスバッファの記述データを格納した記述データ保
持手段を備えていることを特徴とする半導体記憶装置の
設計装置。
【請求項４】異なるワード数に対応させた複数種類の
アドレスバッファとこのバッファ出力をアドレスデコー
ダに導く配線とを一体化した複数種類の記述データを格
納した記述データ保持手段を備えていることを特徴とす
る半導体記憶装置の設計装置。
【請求項５】異なるワード数に対応させた複数種類の
アドレスバッファとアドレスデコーダと前記バッファ出
力をアドレスデコーダへ導く配線とを一体化した複数種
類の記述データを格納した記述データ保持手段を備えて
いることを特徴とする半導体記憶装置の設計装置。