JPH05267619A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高集積化が可能で、かつ電気的な素子分離特
性に優れ、リーク電流の少ない素子分離方法を提供す
る。 【構成】 基板１表面に第１の導電層３を形成し、素子
分離形成領域の第１の導電層をエッチング除去して、さ
らにこの第１の導電層に対し側壁残しにより側壁膜を形
成しこの第１の導電層および側壁膜をマスクとして高濃
度のイオン注入を行い、反転防止高濃度層８を形成し、
さらにこの素子分離形成領域に第２の導電層９または絶
縁層を埋め込み、素子分離領域を形成するとともにこの
後第１の導電層３をパターニングし、配線電極を形成す
るようにしている。また、ゲート電極と素子分離領域の
導電層または絶縁層の基板からの高さがほぼ等しくなる
ようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置および半導
体装置の製造方法に係り、特に隣接素子間を絶縁分離す
るいわゆる素子分離技術に関する。

【０００２】

【従来の技術】近年、半導体集積回路は、微細化および
高集積化の一途を辿っている。そして高集積化に伴い、
素子領域の微細化のみならず、素子間分離領域の面積の
微細化への要求も高まっている。

【０００３】素子間分離領域は、寄生チャネルによる絶
縁不良をなくし、配線の寄生容量を小さくするために、
素子間のいわゆるフィールド領域に形成される厚い絶縁
膜からなるもので、この形成方法の１例として、選択酸
化法（ＬＯＣＯＳ法）が広く用いられている。

【０００４】この方法は、図３９および図４０に示すよ
うに素子領域を耐酸化性膜１０４で被覆し、素子分離形
成領域にのみ選択的にフィールド酸化膜１０２を成長さ
せる方法である。

【０００５】この方法では、図４０に示すように耐酸化
性膜１０４から露呈する領域の小さい微細な素子形成分
離領域では酸素が十分に供給されずそのためフィールド
酸化膜１０２ｓが他の広い素子分離形成領域１０２より
も薄くなってしまういわゆるフィールドシンニング効果
が生じてしまうという問題がある。

【０００６】このため微細な素子分離形成領域において
も十分なフィールド酸化膜の膜厚を確保しようとした場
合、フィールドシンニング（ｔｈｉｎｎｉｎｇ）効果の
ため、必要以上に長時間の酸化を行わねばならずその結
果広い素子分離領域では必要以上に厚いフィールド酸化
膜が形成されてしまうことになる。従って、基板表面に
フィールド酸化膜の膜厚の差に伴う段差が発生し、その
後の素子形成工程においていろいろな問題を残すことに
なる。

【０００７】例えば基板表面に形成される段差のためリ
ソグラフィの際レジストの膜厚が場所によって大きく異
なり段差の窪みの部分ではレジスト膜厚が厚くなり過ぎ
て解像することができず、ゲート配線１０３同士が短絡
してしまう等の問題がある。また、大きなフィールド酸
化膜の形成に伴う表面の傾斜によりリソグラフィの際、
光が横方向にも反射しパターン精度が低下するという問
題がある。

【０００８】さらには、ゲート電極材料が段差部および
窪み部でみかけ上厚く形成され、ＲＩＥ工程においてエ
ッチングされずに残渣として残る部分がある。

【０００９】またこの選択酸化法では、バーズビークと
呼ばれる酸化膜の領域が素子領域に入るのを完全に防ぐ
のが困難であるため、サブミクロンオーダの素子分離領
域を形成するには不適当である上、酸化膜中に反転防止
用不純物が広く拡散し、周りの素子に悪影響を与えると
いう問題があった。

【００１０】一方、新しい素子分離技術の１つとして、
基板のフィールド領域に溝を形成し、この溝内に絶縁膜
を埋め込み表面を平坦化するようにしたいわゆるボック
ス（Ｂｏｘ）法と呼ばれる方法がある。

【００１１】このボックス法は、素子間分離が良好に行
われる反面、溝の中に酸化シリコン膜を埋め込むため基
板シリコンとの熱膨張係数の差によってストレスが増大
し、溝底部等から結晶欠陥が発生するという問題があっ
た。これは、リーク電流発生の原因となる。

【００１２】

【発明が解決しようとする課題】このように、従来の選
択酸化法ではバーズビークの長さが大きくなり、集積度
を上げることが困難であるという問題があった。

【００１３】また従来の選択酸化法では、分離幅により
表面の高さが異なってしまいチップ表面に段差が生じて
しまい、素子形成工程におけるリソグラフィにおいて解
像度が低下したり、ＲＩＥ加工後に残渣が発生する原因
となっていた。

【００１４】さらにまたボックス法を用いた従来の素子
分離方法では、溝形成時のダメージや埋め込み膜からの
ストレスにより、リーク電流が増大するという問題があ
る。本発明は前記実情に鑑みてなされたもので、高集積
化が可能で、かつ電気的な素子分離特性に優れ、リーク
電流の少ない素子分離方法を提供することを目的とす
る。

【００１５】また本発明の第２ではフィールド酸化に際
して、分離幅に大きく依存することなく良好な素子分離
を行うことのできる素子分離方法を提供することを目的
とする。

【００１６】

【課題を解決するための手段】そこで本発明の第１で
は、基板表面に第１の導電層を形成し、素子分離形成領
域の第１の導電層をエッチング除去して、さらにこの第
１の導電層に対し側壁残しにより側壁膜を形成しこの第
１の導電層および側壁膜をマスクとして高濃度のイオン
注入を行い、反転防止高濃度層を形成し、さらにこの素
子分離形成領域に第２の導電層または絶縁層を埋め込
み、素子分離領域を形成するとともにこの後第１の導電
層をパターニングし、配線電極を形成するようにしてい
る。

【００１７】また、本発明の第２では、前記第１の製造
方法等を用いて、ゲート電極と素子分離領域の導電層ま
たは絶縁層の基板からの高さがほぼ等しくなるようにし
ている。

【００１８】さらに本発明の第３では、広い素子分離形
成領域に対しては選択的に酸化遅延層を形成して、フィ
ールド酸化を行うようにしている。

【００１９】本発明の第４では、広い素子分離形成領域
に対しては、フィールド酸化に先立ち基板表面をエッチ
ングにより下げておくようにしている。

【００２０】

【作用】上記第１の方法によれば、選択酸化や基板エッ
チングを用いることなく、第１の電極配線層の形成と同
時にパターン素子分離を行うことが可能であるため、分
離特性、特に接合リーク特性に優れた微細な素子分離が
可能となる上、工数の低減をはかることが可能となる。

【００２１】また、素子分離領域の内、狭い領域では、
基板に形成された反転防止高濃度層と、基板上の絶縁膜
を介して形成された導電層とから構成してフィールドシ
ールド分離とし、広い素子分離領域では、基板に形成さ
れた反転防止高濃度層と、基板上の絶縁膜とから構成し
てＭＯＡＴ分離とするようにすれば、広い素子分離領域
にシールド電極を埋め込む必要がなくなり、プロセスに
無理がなく容易に加工可能となる。

【００２２】さらに、第１の導電層を形成した後にシー
ルド電極およびＭＯＡＴ絶縁膜を埋め込み形成するた
め、平坦性が良好である。

【００２３】また、埋め込み層に導電膜を用いる場合、
この分離はトランジスタ分離となり、その導電膜に適当
な電圧を印加しておくことにより、常にＯＦＦ状態を保
つことが可能となる。

【００２４】本発明の第２によれば、素子分離領域の段
差を低減し、表面の平坦化をはかることができる。

【００２５】また本発明の第３によれば広い素子分離形
成領域に対しては選択的に酸化遅延層を形成して、フィ
ールド酸化を行うようにしているため、狭い素子分離領
域で酸素の供給が十分でないのと同程度の酸化速度とな
り広い領域でも狭い領域でもほぼ同程度の酸化膜厚を得
ることができる。

【００２６】本発明の第４では、広い素子分離形成領域
に対しては、フィールド酸化に先立ち基板表面をエッチ
ングにより下げておくようにしているため、広い素子分
離領域はフィールド酸化に先立ちあらかじめ表面がエッ
チングされた状態で酸化されるため、狭い素子分離領域
で酸素の供給が十分でないのと同程度の表面高さを得る
ことができる。

【００２７】

【実施例】以下本発明の実施例について図面を参照しつ
つ詳細に説明する。

【００２８】実施例１ 図１乃至図８は、本発明の第１の実施例のＤＲＡＭのメ
モリセル領域の形成工程図である。

【００２９】まず、比抵抗５〜５０Ω・cmのｐ型（１０
０）シリコン基板１を用意し、表面に膜厚１０nm程度の
ゲート絶縁膜２を形成したのち、膜厚３００nmの多結晶
シリコン膜３、膜厚３０nmの酸化シリコン膜４をさらに
この上層にＣＶＤ法により膜厚１５０nm程度の窒化シリ
コン膜５を堆積する。そしてリソグラフィ工程によりレ
ジストをパターニングし、レジストパターンを形成し、
これをマスクとして反応性イオンエッチング（ＲＩＥ）
により素子分離形成領域のこれら３層膜をエッチング除
去する（図１）。このエッチングにより除去される溝幅
は例えば０．８μm 以下とする。この幅はその後の多結
晶シリコン膜９の埋め込みが十分行える幅である。

【００３０】この後、熱酸化して膜厚３０nm程度の酸化
シリコン膜６を形成した後、多結晶シリコン膜７を１５
０nm程度堆積しこれら３層膜の側壁に残留せしめ、反転
防止用のボロンイオンのイオン注入を行い中央部の狭い
領域にのみ高濃度のｐ型不純物領域８を形成する（図
２）。

【００３１】そして、この後側壁の多結晶シリコン膜７
をエッチング除去し、改めてｎ+ 多結晶シリコン膜９を
４００nm程度堆積する（図３) 。

【００３２】さらにエッチバックを行い素子分離形成領
域にのみこの多結晶シリコン膜９を残留せしめた後、４
００nm程度の酸化シリコン膜１０を堆積する（図４）。

【００３３】続いてこの酸化シリコン膜１０をエッチバ
ックし、素子分離形成領域の凹部に埋め込んだ後、前記
３層膜の最上層である窒化シリコン膜５をエッチング除
去する（図５）。

【００３４】この後３層膜の中間層である酸化シリコン
膜４をエッチング除去し最下層のｎ⁺ 多結晶シリコン層
３を選択的に露出させ、膜厚１００nmのタングステンシ
リサイド層１１および窒化シリコン層１２を堆積し、フ
ォトリソグラフィによりゲート電極形成用のレジストパ
ターン１３を形成する（図６）。

【００３５】この後ＲＩＥにより、タングステンシリサ
イド層１１、窒化シリコン層１２および多結晶シリコン
膜３をパターニングし、ゲート電極を形成する。

【００３６】この後例えば２０nm程度表面酸化を行い、
ＬＤＤ構造を形成するためのｎ-（リン）イオン注入を
行いｎ- 拡散層１５を形成する。このとき、前記酸化に
よりゲートの側壁には酸化シリコン膜１４が形成されて
いる（図７）。

【００３７】そしてさらに、側壁残しにより窒化シリコ
ン膜１６を形成した後、シリコンの選択的エピタキシャ
ル成長法（ＳＥＧ）により膜厚２００nm程度のエピタキ
シャル成長層を形成した後ヒ素イオンを注入し、ｎ+ エ
ピタキシャル成長層１７を形成する。

【００３８】続いて通常の工程でキャパシタ（図示せ
ず）を形成するとともにタングステン膜からなるビット
線２０を形成しＤＲＡＭが形成される。１８は層間絶縁
膜１９はＴｉＮ層，Ｉは窒化シリコン膜である。また、
本実施例では、エピタキシャル成長層１７を形成してい
るため図８に示すように、コンタクト開口の時にエピタ
キシャル成長層を例えば０．１μm 程掘り下げる（１７
´）ことによりコンタクト接触面積を増大させることが
でき、これによりコンタクト抵抗の低減が可能となる。

【００３９】このようにして形成されたＤＲＡＭでは、
素子分離領域に埋め込まれたｎ+ 多結晶シリコン膜には
例えば０Ｖの電圧が常に印加されており、近接素子間を
常に分離することができる。さらにゲート電極とｎ⁺ 多
結晶シリコン膜９の基板からの高さはほぼ等しく段差を
生じることもない。

【００４０】そしてこの分離構造はトランジスタ分離で
あり、分離領域中央に形成された高濃度の不純物と埋め
込み電極（多結晶シリコン）に通電しておくようにすれ
ばこの埋め込み電極からの電界の作用により、微細でか
つ良好な素子分離を実現することができる。

【００４１】図９はその平面図である。８は高濃度不純
物層の位置を示し、ａは活性化領域であり、ＢＬはビッ
ト線、ＷＬはワード線である。

【００４２】この実施例の特徴は素子分離領域のスペー
ス（電極）幅がある一定幅以下に統一されている場合に
特に有効となる点である。すなわち図９に示すようなメ
モリセルの如く規則正しいパターンに対して特に有効で
ある。それ以外の領域には通常のＬＯＣＯＳ酸化を行い
得る。また、それ以外の領域に対しても前記実施例と同
様にすることもでき、その場合にはすべてのスペースを
十分に埋め込んだ後、突出した部分をポリッシングによ
り除去するようにすればよい。

【００４３】また、この方法ではゲート電極となる導電
層を高濃度不純物層形成のためのマスクに用い、素子分
離形成後にパターニングによりゲート電極を形成するこ
とができ、工数も少なくて済むという利点もある。

【００４４】なお、この実施例では埋め込み材料として
ｎ+ 多結晶シリコンと絶縁膜との積層構造を用いたが、
ｐ+ 多結晶シリコンを用いることも有効であるし、さら
に絶縁膜単層構造としても良く、分離領域中央に形成さ
れた微細な高濃度不純物層の効果により良好な素子分離
を得ることができる。

【００４５】また、高濃度不純物層の形成に際し、ゲー
ト電極形成のための導電層に側壁膜を形成して細い開口
を形成したが、細い開口の形成は通常のリソグラフィを
用いたマスク形成でもよく、これにより高濃度不純物層
の形成を行っても良い。さらにまた高濃度不純物層の形
成は前述したマスクを用いることなく、フォーカスイオ
ンビーム（ＦＩＢ）などを用いて所望の領域に選択的に
形成するようにしてもよい。

【００４６】または側壁膜は絶縁膜を用いるようにして
もよいし、全面に形成した絶縁膜の開口を形成してこれ
をマスクとして用い、その後でこれを層間膜として残す
ようにしてもよい。

【００４７】さらにまた実施例ではＭＯＳデバイスのゲ
ート電極となる導電層を分離のマスクとして用いたがこ
れに限らず配線等となる導電層をマスクとして用いる事
も可能である。

【００４８】実施例２ 次に本発明の第２の実施例について説明する。図１０乃
至図１８は、本発明の第１の実施例のＤＲＡＭのメモリ
セル領域の平面図および形成工程図である。

【００４９】この例では、素子分離領域の内、狭い領域
では、基板に形成された反転防止高濃度層と、基板上の
絶縁膜を介して形成された導電層とから構成してフィー
ルドシールド分離とし、広い素子分離領域では、基板に
形成された反転防止高濃度層と、基板上の絶縁膜とから
構成してＭＯＡＴ分離としたことを特徴とするもので他
については前記第１の実施例と同様である。

【００５０】まず、比抵抗５〜５０Ω・cmのｐ型（１０
０）シリコン基板１を用意し、表面に膜厚１０nm程度の
ゲート絶縁膜２を形成したのち、膜厚３００nmの多結晶
シリコン膜３、膜厚３０nmの酸化シリコン膜４をさらに
この上層にＣＶＤ法により膜厚１５０nm程度の窒化シリ
コン膜５、膜厚２００nmの酸化シリコン膜５ｓを堆積す
る。そしてリソグラフィ工程によりレジストをパターニ
ングし、レジストパターンを形成し、これをマスクとし
て反応性イオンエッチング（ＲＩＥ）により素子分離形
成領域のこれら４層膜をエッチング除去する（図１
１）。このエッチングにより除去される溝幅は例えば
０．８μm 以下でその後の多結晶シリコン膜９の埋め込
みが十分行えるような狭い幅のものと、広い幅のものが
混在しているものとする。ここで最上層に酸化シリコン
膜５ｓを形成したのは、次の２つの理由のためである。
後工程であるポリッシング工程での余裕を得るため、窒
化シリコン膜５を厚く形成する必要があるがこれを厚く
形成するとストレスが増大し、十分なマスク効果を得る
ことができないため、窒化シリコン膜上に酸化シリコン
膜５ｓを形成している。もう１つの理由はこのＲＩＥに
よるパターニング工程で、最上層が窒化シリコン膜であ
るとフロロカーボン膜の堆積により、パターンエッジに
テーパが形成されてしまうが、最上層を酸化シリコン膜
で覆っておくとフロロカーボン膜の堆積を防ぐことがで
きるためである。

【００５１】この後、熱酸化して膜厚３０nm程度の酸化
シリコン膜６を形成した後、多結晶シリコン膜７を１０
０nm程度堆積しこれら４層膜の側壁に残留せしめ、反転
防止用のボロンイオンのイオン注入を行い中央部の狭い
領域にのみ高濃度のｐ型不純物領域８を形成する（図１
２）。

【００５２】そして、この後側壁の多結晶シリコン膜７
をエッチング除去し、改めてｎ+ 多結晶シリコン膜９を
４００nm程度堆積する（図１３) 。

【００５３】さらにエッチバックを行い狭い幅（０．８
μm 以下）の素子分離形成領域にのみこの多結晶シリコ
ン膜９を残留せしめた後、６０nm程度の酸化シリコン膜
１０を堆積する（図１４）。

【００５４】続いてこの酸化シリコン膜１０をポリッシ
ングにより平坦化する（図１５）。このようにして、素
子分離形成領域の凹部に埋め込んだ後、このとき前記４
層膜の最上層である酸化シリコン膜５ｓも同時に除去さ
れる。そして続いて窒化シリコン膜５をエッチング除去
し、さらにこの後中間層である酸化シリコン膜４をエッ
チング除去し最下層のｎ⁺ 多結晶シリコン層３を選択的
に露出させ、膜厚１００nmのタングステンシリサイド層
１１および窒化シリコン層１２を堆積し、フォトリソグ
ラフィによりゲート電極形成用のレジストパターン１３
を形成する（図１６）。

【００５５】この後ＲＩＥにより、タングステンシリサ
イド層１１、窒化シリコン層１２および多結晶シリコン
膜３をパターニングし、ゲート電極３Ｇを形成する。

【００５６】この後例えば２０nm程度表面酸化を行い、
ＬＤＤ構造を形成するためのｎ-（リン）イオン注入を
行いｎ- 拡散層１５を形成する。このとき、前記酸化に
よりゲートの側壁には酸化シリコン膜１４が形成されて
いる（図１７）。

【００５７】そしてさらに、側壁残しにより窒化シリコ
ン膜１６を形成した後、層間絶縁膜１８を形成して通常
の工程でキャパシタ（図示せず）を形成するとともに、
コンタクト孔を開口し、ＴｉＮ層１９を介してタングス
テン膜からなるビット線２０を形成しＤＲＡＭが形成さ
れる。Ｉは窒化シリコン膜である。

【００５８】このようにして形成されたＤＲＡＭでは、
前記第１の実施例と同様の効果に加え、狭い素子分離領
域ｎと広い素子分離領域ｗとを同時に、工程上の無理無
く形成することができる。

【００５９】この実施例の特徴は素子分離領域のスペー
ス（電極）幅が広いものと狭いものとが混在している場
合に有効となる点である。

【００６０】また、ここでも高濃度不純物層の形成に際
し、ゲート電極形成のための導電層に側壁膜を形成して
細い開口を形成したが、細い開口の形成は通常のリソグ
ラフィを用いたマスク形成でもよく、これにより高濃度
不純物層の形成を行っても良い。さらにまた高濃度不純
物層の形成は前述したマスクを用いることなく、フォー
カスイオンビーム（ＦＩＢ）などを用いて所望の領域に
選択的に形成するようにしてもよい。

【００６１】実施例３ 次に本発明の第３の実施例について説明する。

【００６２】この例では、図１９乃至図２２に示すよう
に、素子分離領域に深さ０．５μm程度の浅い溝を形成
し、この溝に前記第２の実施例と同様に素子分離領域を
形成したことを特徴とする。

【００６３】他の部分については前記実施例とまったく
同様に形成する。

【００６４】この方法によれば、前記第２の実施例によ
る効果に加え、素子分離領域が基板内に食い込んだ分だ
け素子分離特性が向上するとともに、溝を形成した分だ
け表面への突出量を低減することができ、表面の平坦化
をはかることができる。 実施例４ 次に本発明の第４の実施例について説明する。

【００６５】この例では、広い素子分離領域と狭い素子
分離領域とを同一のＬＯＣＯＳ工程で形成する際に、広
い素子分離形成領域には酸化遅延層を形成しておくよう
にし、ほぼ図２３に示すように広い素子分離領域２９ｌ
と狭い素子分離領域２９ｓとは同程度の酸化膜厚を得る
ことができるようにしたことを特徴とする。

【００６６】図２４乃至図３０はその製造工程を示す断
面図である。

【００６７】まず、比抵抗５〜５０Ω・cmのｐ型（１０
０）シリコン基板２１を用意し、表面に膜厚３０nm程度
の熱酸化膜２２を形成したのち、この熱酸化膜２２をア
ンモニア雰囲気中でラピッドアニールし、前窒化を行う
ことによりシリコン基板２１と熱酸化膜２２との界面に
酸化遅延膜となる窒化シリコン膜２３を形成する。そし
て、通常の酸化防止膜となる膜厚１３０nmの窒化シリコ
ン膜２４を形成し、通常のリソグラフィによりレジスト
パターン２５を形成する（図２４）。

【００６８】そしてこのレジストパターン２５をマスク
として異方性エッチングにより、素子分離形成領域の前
記窒化シリコン膜２４、熱酸化膜２２，酸化遅延膜２３
をパターニングする。そしてさらに減圧ＣＶＤ法により
酸化シリコン膜２６を堆積する（図２５）。

【００６９】こののち、図２６に示すように、異方性エ
ッチングによりエッチバックし、狭い素子分離形成領域
にこの酸化シリコン膜２６を残留せしめる。ここで広い
素子分離形成領域では窒化シリコン膜２４の側壁には酸
化シリコン膜２６が残留するのみで平坦領域ではエッチ
ング除去される。そしてこの状態で再びアンモニア雰囲
気中で表面窒化を行うことにより、露出している広い素
子分離形成領域表面にのみ選択的に酸化遅延膜としての
窒化シリコン膜２７を形成する。

【００７０】この後、ウェットエッチングによりＣＶＤ
酸化シリコン膜２６を除去し、多結晶シリコン膜２８を
３０nm程度堆積し、基板表面を被覆する。これにより、
酸化シリコン膜２６を除去することによって形成される
アンダーカット部３０を多結晶シリコン膜２８で充填
し、結果としてバーズビークが発生するのを抑制するこ
とができる（図２７）。

【００７１】そして１０００℃のウエット雰囲気中でフ
ィールド酸化を行い、フィールド酸化膜２９ｌ，２９ｓ
を形成する（図２８）。ここで広い素子分離領域２９ｌ
は酸化遅延膜としての窒化シリコン膜２７で表面を被覆
した状態でフィールド酸化を行うようにしているため、
狭い素子分離領域２９ｓで酸素の供給が十分でないのと
同程度の酸化速度となり両領域でほぼ同程度の酸化膜厚
を得ることができる。そして酸化防止膜としての窒化シ
リコン膜および酸化遅延膜としての窒化シリコン膜２３
を除去し例えば１４０ｋｅＶ，２×１０¹³cm^-2でボロン
をイオン注入し、反転防止不純物層３１を形成する（図
２９）。

【００７２】そしてこのようにして素子分離のなされた
素子領域に、ゲート絶縁膜としての酸化シリコン膜３２
を形成しゲート電極としての多結晶シリコン膜３３，ソ
ースドレインとなるｎ型拡散層３４を形成した後層間絶
縁膜３５を形成しＭＯＳＦＥＴを形成する（図３０）。
３６はコンタクトホール，３７はＡｌ配線層である。こ
のようにして表面の平坦な素子分離領域を形成すること
ができる。

【００７３】本実施例では、バーズビーク抑制のためあ
らかじめ酸化遅延膜２３を全面に形成したが、これが無
い場合にも、本発明の効果は変わらないことはいうまで
もない。

【００７４】実施例５ 次に本発明の第５の実施例について説明する。

【００７５】前記第４の実施例では、広い素子分離領域
と狭い素子分離領域とを同一のＬＯＣＯＳ工程で形成す
る際に、広い素子分離形成領域には酸化遅延層を形成し
ておくようにしたが、この例ではあらかじめ広い素子分
離形成領域の表面をエッチングし基板面を下げておくこ
とにより図３１に示すように広い素子分離領域２９ｌと
狭い素子分離領域２９ｓとは同程度の基板上高さを得る
ことができるようにしたことを特徴とする。

【００７６】図３２乃至図３８はその製造工程を示す断
面図である。

【００７７】まず、比抵抗５〜５０Ω・cmのｐ型（１０
０）シリコン基板２１を用意し、表面に膜厚３０nm程度
の熱酸化膜２２を形成したのち、通常の酸化防止膜とな
る膜厚１３０nmの窒化シリコン膜２４を形成し、通常の
リソグラフィによりレジストパターン２５を形成する
（図３２）。

【００７８】そしてこのレジストパターン２５をマスク
として異方性エッチングにより、素子分離形成領域の前
記窒化シリコン膜２４、熱酸化膜２２をパターニングす
る。そしてさらに減圧ＣＶＤ法により膜厚１５０nmの酸
化シリコン膜２６を堆積する（図３３）。

【００７９】こののち、異方性エッチングによりエッチ
バックし、狭い素子分離形成領域にこの酸化シリコン膜
２６を残留せしめる。ここで広い素子分離形成領域では
窒化シリコン膜２４の側壁には酸化シリコン膜２６が残
留するのみで平坦領域ではエッチング除去される。そし
てこの状態でこの酸化シリコン膜２６と窒化シリコン膜
２４とをマスクとして異方性エッチングにより基板表面
を０．１μm 程度エッチングし広い素子分離形成領域に
のみくぼみ４０を形成する（図３４）。

【００８０】この後、ウェットエッチングによりＣＶＤ
酸化シリコン膜２６を除去し、多結晶シリコン膜２８を
３０nm程度堆積し、基板表面を被覆する。これにより、
ここでも酸化シリコン膜２６を除去することによって形
成されるアンダーカット部３０を多結晶シリコン膜２８
で充填し、結果としてバーズビークが発生するのを抑制
することができる（図３５）。

【００８１】そして１０００℃のウエット雰囲気中でフ
ィールド酸化を行い、フィールド酸化膜２９ｌ，２９ｓ
を形成する（図３６）。ここで広い素子分離領域２９ｌ
は酸素の供給が、狭い素子分離形成領域に比べ多く酸化
膜の膜厚が大きくなるが、あらかじめ表面がエッチング
された状態で酸化されるため、狭い素子分離領域２９ｓ
で酸素の供給が十分でないのと同程度の表面高さを得る
ことができる。

【００８２】そして酸化防止膜としての窒化シリコン膜
２４を除去し実施例２と同様に例えば１４０ｋｅＶ，２
×１０¹³cm^-2でボロンをイオン注入し、反転防止不純物
層３１を形成する（図３７）。

【００８３】そしてこのようにして素子分離のなされた
素子領域に、ゲート絶縁膜としての酸化シリコン膜３２
を形成しゲート電極としての多結晶シリコン膜３３，ソ
ースドレインとなるｎ型拡散層３４を形成した後層間絶
縁膜３５を形成しＭＯＳＦＥＴを形成する（図３８）。
３６はコンタクトホール，３７はＡｌ配線層である。こ
のようにして表面の平坦な素子分離領域を形成すること
ができる。

【００８４】

【発明の効果】以上説明してきたように、本発明の第１
によれば、従来の選択酸化や基板エッチングを用いるこ
となく、微細でかつリーク特性に優れた素子分離の実現
が可能となる。

【００８５】本発明の第２によれば、平坦化が可能とな
る。

【００８６】また本発明の第３によれば、広い素子分離
形成領域に対しては選択的に酸化遅延層を形成して、フ
ィールド酸化を行うようにしているため、広い領域でも
狭い領域でもほぼ同程度の酸化膜厚を得ることができ
る。

【００８７】本発明の第４では、広い素子分離形成領域
に対しては、フィールド酸化に先立ち基板表面をエッチ
ングにより下げておくようにしているため、広い素子分
離領域でも狭い素子分離領域でも同程度の表面高さを得
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の素子分離工程を示す説
明図。

【図２】本発明の第１の実施例の素子分離工程を示す説
明図。

【図３】本発明の第１の実施例の素子分離工程を示す説
明図。

【図４】本発明の第１の実施例の素子分離工程を示す説
明図。

【図５】本発明の第１の実施例の素子分離工程を示す説
明図。

【図６】本発明の第１の実施例の素子分離工程を示す説
明図。

【図７】本発明の第１の実施例の素子分離工程を示す説
明図。

【図８】本発明の第１の実施例の素子分離工程を示す説
明図。

【図９】本発明の第１の実施例の素子分離方法で形成さ
れたＤＲＡＭを示す平面説明図。

【図１０】本発明の第２の実施例の素子分離方法で形成
されたＤＲＡＭを示す平面説明図。

【図１１】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１２】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１３】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１４】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１５】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１６】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１７】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１８】本発明の第２の実施例の素子分離工程を示す
説明図。

【図１９】本発明の第３の実施例の素子分離工程を示す
説明図。

【図２０】本発明の第３の実施例の素子分離工程を示す
説明図。

【図２１】本発明の第３の実施例の素子分離工程を示す
説明図。

【図２２】本発明の第３の実施例の素子分離工程を示す
説明図。

【図２３】本発明の第４の実施例の素子分離方法で形成
された半導体装置を示す図。

【図２４】本発明の第４の実施例の素子分離工程を示す
説明図。

【図２５】本発明の第４の実施例の素子分離工程を示す
説明図。

【図２６】本発明の第４の実施例の素子分離工程を示す
説明図。

【図２７】本発明の第４の実施例の素子分離工程を示す
説明図。

【図２８】本発明の第４の実施例の素子分離工程を示す
説明図。

【図２９】本発明の第４の実施例の素子分離工程を示す
説明図。

【図３０】本発明の第４の実施例の素子分離工程を示す
説明図。

【図３１】本発明の第５の実施例の素子分離工程で形成
された半導体装置を示す図。

【図３２】本発明の第５の実施例の素子分離工程を示す
説明図。

【図３３】本発明の第５の実施例の素子分離工程を示す
説明図。

【図３４】本発明の第５の実施例の素子分離工程を示す
説明図。

【図３５】本発明の第５の実施例の素子分離工程を示す
説明図。

【図３６】本発明の第５の実施例の素子分離工程を示す
説明図。

【図３７】本発明の第５の実施例の素子分離工程を示す
説明図。

【図３８】本発明の第５の実施例の素子分離工程を示す
説明図。

【図３９】従来例の素子分離方法を示す図。

【図４０】従来例の素子分離方法を示す図。

【符号の説明】

１ ｐ型シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極（多結晶シリコン膜） ４ 酸化シリコン膜 ５ 窒化シリコン層 ５ｓ 酸化シリコン膜 ６ 酸化シリコン膜 ７ 多結晶シリコン膜 ８ 高濃度不純物層 ９ 多結晶シリコン膜 １０ 酸化シリコン膜 １１ タングステンシリサイド層 １２ 窒化シリコン層 １３ レジストパターン １４ 酸化シリコン膜 １５ ｎ- 拡散層 １６ 窒化シリコン膜 １７ ｎ+ エピタキシャル成長層 １８ 層間絶縁膜 １９ ＴｉＮ層 ２０ ビット線 ２１ シリコン基板 ２２ 熱酸化膜 ２３ 窒化シリコン膜（酸化遅延膜） ２４ 窒化シリコン膜 ２５ レジストパターン ２６ 酸化シリコン膜 ２７ 窒化シリコン膜 ２８ 多結晶シリコン膜 ２９ 素子分離領域 ３０ アンダーカット部 ３１ 反転防止不純物層 ３２ 酸化シリコン膜 ３３ 多結晶シリコン膜 ３４ ｎ型拡散層 ３５ 層間絶縁膜 ３６ コンタクトホール ３７ Ａｌ配線層 １０２ フィールド酸化膜 １０４ 耐酸化性膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面に、第１の導電層を形成
   する工程と、 素子分離形成予定領域の第１の導電層をエッチング除去
   する第１のパターニング工程と、 さらに前記第１の導電層の側壁に側壁膜を形成する工程
   と、 前記第１の導電層および前記側壁膜をマスクとして高濃
   度のイオン注入を行い、反転防止高濃度層を形成するイ
   オン注入工程と、 さらに前記素子分離形成予定領域に第２の導電層または
   絶縁層を埋め込み、素子分離領域を形成する工程と、 さらにその上に第３の導電層を堆積する工程と、 前記第１および第３の導電層をパターニングし配線電極
   を形成する第２のパターニング工程とを含むことを特徴
   とする半導体装置の形成方法。
2. 【請求項２】 半導体基板と、この半導体基板上のゲー
   ト絶縁膜を介して形成されたゲート電極とこのゲート電
   極の両側に形成されたソース・ドレインとからなるＭＯ
   Ｓトランジスタを含む複数の素子領域と、前記素子領域
   を互いに分離する素子分離領域とを具え、 前記素子分離領域は、基板に形成された反転防止高濃度
   層と、基板上の絶縁膜を介して形成された導電層または
   絶縁層とからなり、かつ前記ゲート電極と前記素子分離
   領域の導電層または絶縁層の基板からの高さがほぼ等し
   いことを特徴とする半導体装置。
3. 【請求項３】 前記素子分離領域は、狭い領域では、基
   板に形成された反転防止高濃度層と、基板上の絶縁膜を
   介して形成された導電層とから構成されており、広い領
   域では、基板に形成された反転防止高濃度層と、基板上
   の絶縁膜とから構成されていることを特徴とする請求項
   ２記載の半導体装置。
4. 【請求項４】 前記素子分離領域の導電層は、所定の電
   圧が印加され、隣接素子間の分離が良好となるように構
   成されていることを特徴とする請求項２記載の半導体装
   置。
5. 【請求項５】 半導体基板表面に大きさの異なる開口を
   有する酸化防止膜からなるマスクパターンを形成するマ
   スクパターン形成工程と前記開口のうち、大面積の領域
   表面に選択的に酸化遅延層を形成する酸化遅延層形成工
   程と半導体基板表面を酸化し前記マスクパターンから露
   呈する半導体基板表面に素子分離絶縁膜を形成する酸化
   工程を含むことを特徴とする半導体装置の製造方法。
6. 【請求項６】 半導体基板表面に大きさの異なる開口を
   有する酸化防止膜からなるマスクパターンを形成するマ
   スクパターン形成工程と前記開口のうち、大面積の領域
   表面を選択的にエッチングするエッチング工程と半導体
   基板表面を酸化し前記マスクパターンから露呈する半導
   体基板表面に素子分離絶縁膜を形成する酸化工程を含む
   ことを特徴とする半導体装置の製造方法。