JPH02143456A - 積層型メモリセルの製造方法 - Google Patents
積層型メモリセルの製造方法Info
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- JPH02143456A JPH02143456A JP63297579A JP29757988A JPH02143456A JP H02143456 A JPH02143456 A JP H02143456A JP 63297579 A JP63297579 A JP 63297579A JP 29757988 A JP29757988 A JP 29757988A JP H02143456 A JPH02143456 A JP H02143456A
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- 238000003475 lamination Methods 0.000 title 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一ケのＭＯＳ）ランジスタと−ケのコンデンサ
よりなるダイナミック型メモリ（ＤＲＡＭ）セルに関し
、特にコンデンサをトランジスタ上に積層した積層型メ
モリセルの製造方法に関する。
よりなるダイナミック型メモリ（ＤＲＡＭ）セルに関し
、特にコンデンサをトランジスタ上に積層した積層型メ
モリセルの製造方法に関する。
従来、この種の積層型メモリセルの標準的な製造方法を
図面を用いて説明する。
図面を用いて説明する。
第３図（ａ）に示すようにＰ型シリコン基板１に素子分
離酸化膜２を形成し、多結晶シリコン膜、酸化シリコン
膜５を堆積後パターニングしてゲート電極４を形成した
後、イオン注入を行ないｎ−層６を形成し、第３図（ｂ
）に示すようにサイドウオールを形成し、イオン注入に
よりｎ４″層８を形成したのちビット線コンタクト孔９
、容量コンタクト孔１０を開孔する。第１図（Ｃ）に示
すように、全面に多結晶シリコン膜６を気相成長した後
、第３図（ｄ）に示すように、リソグラフィーおよびエ
ツチングによりビット線電極１１および容量電極１２を
形成する０次に、第３図（ｅ）に示すように、熱酸化に
より容量絶縁膜１３、絶縁膜１４を形成したのち、多結
晶シリコン膜１５を形成する。次に、第３図（ｆ）に示
すように多結晶シリコン膜１５をパターニングしてセル
プレート電極１６を形成する。
離酸化膜２を形成し、多結晶シリコン膜、酸化シリコン
膜５を堆積後パターニングしてゲート電極４を形成した
後、イオン注入を行ないｎ−層６を形成し、第３図（ｂ
）に示すようにサイドウオールを形成し、イオン注入に
よりｎ４″層８を形成したのちビット線コンタクト孔９
、容量コンタクト孔１０を開孔する。第１図（Ｃ）に示
すように、全面に多結晶シリコン膜６を気相成長した後
、第３図（ｄ）に示すように、リソグラフィーおよびエ
ツチングによりビット線電極１１および容量電極１２を
形成する０次に、第３図（ｅ）に示すように、熱酸化に
より容量絶縁膜１３、絶縁膜１４を形成したのち、多結
晶シリコン膜１５を形成する。次に、第３図（ｆ）に示
すように多結晶シリコン膜１５をパターニングしてセル
プレート電極１６を形成する。
上述した従来の積層型メモリセルの製造方法では、ゲー
ト電極による段差部上に、容量電極となる多結晶シリコ
ン膜を成長し、基板との開孔部に対し高精度の目合せを
行い、レジストパターンを形成し、これをマスクにして
多結晶シリコン膜を異方性エツチングしている。ゲート
電極の段差があるため、多結晶シリコン膜を残りなく異
方性エツチングすることは困難であり、多少のサイドエ
ッチが生じる。このため容量電極の表面積がマスク寸法
よりも減少してしまい、容量が不足するという欠点があ
る。特にメモリセル面積が１０μｍ２以下になってくる
と、この問題が深刻であり、容量を増すために多結晶シ
リコン膜厚を増加するとく側面の容量を大きくする）と
益々エツチングが困難となる。
ト電極による段差部上に、容量電極となる多結晶シリコ
ン膜を成長し、基板との開孔部に対し高精度の目合せを
行い、レジストパターンを形成し、これをマスクにして
多結晶シリコン膜を異方性エツチングしている。ゲート
電極の段差があるため、多結晶シリコン膜を残りなく異
方性エツチングすることは困難であり、多少のサイドエ
ッチが生じる。このため容量電極の表面積がマスク寸法
よりも減少してしまい、容量が不足するという欠点があ
る。特にメモリセル面積が１０μｍ２以下になってくる
と、この問題が深刻であり、容量を増すために多結晶シ
リコン膜厚を増加するとく側面の容量を大きくする）と
益々エツチングが困難となる。
さらに、スタック容量による段差によって、基板の拡散
層に対するビット線コンタクト孔が深くなる。金属配線
をこの拡散層に接続するためには、コンタクト孔を導電
性物質で埋め込む必要が生ずる。このため、製造方法が
益々複雑になるという欠点がある。
層に対するビット線コンタクト孔が深くなる。金属配線
をこの拡散層に接続するためには、コンタクト孔を導電
性物質で埋め込む必要が生ずる。このため、製造方法が
益々複雑になるという欠点がある。
本発明の積層型メモリセルの製造方法は、半導体基板の
一主面にゲート絶縁膜を介してゲーｌ〜電極を設け前記
ゲート電極と自己整合的にソース（又はドレイン）領域
を設けることによりメモリセルトランジスタを形成する
工程と、前記メモリセルトランジスタのゲート電極と自
己整合して前記ソース（又はドレイン）領域上の絶縁膜
にコンタクト孔を形成する工程と、前記コンタクト孔部
にシリコンを選択エピタキシャル成長させてメモリセル
コンデンサの一方の容量電極を形成する工程とを含むと
いうものである。
一主面にゲート絶縁膜を介してゲーｌ〜電極を設け前記
ゲート電極と自己整合的にソース（又はドレイン）領域
を設けることによりメモリセルトランジスタを形成する
工程と、前記メモリセルトランジスタのゲート電極と自
己整合して前記ソース（又はドレイン）領域上の絶縁膜
にコンタクト孔を形成する工程と、前記コンタクト孔部
にシリコンを選択エピタキシャル成長させてメモリセル
コンデンサの一方の容量電極を形成する工程とを含むと
いうものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の一実施例を説明する
ための工程順に配置した半導体チップの断面図である 第１図（ａ）に示すように、例えばＰ型シリコン基板１
０１基板に、素子分Ｍｕ化膜１０２を例えば選択酸化法
で成形する。ゲート酸化膜１０３を熱酸化で成長した後
、多結晶シリコン膜及び酸化シリコン膜１０５を堆積し
たのち、通常のリソグラフィーとエツチングによりパタ
ーニングしてゲート電極１０４を形成する。次にＭＯＳ
）ランジスタのソース・ドレイン領域のなめに、ｎ領域
１０６をイオン注入により形成する。次にゲート電極側
面に酸化膜よりなるサイドウオール１０７を形成する。
ための工程順に配置した半導体チップの断面図である 第１図（ａ）に示すように、例えばＰ型シリコン基板１
０１基板に、素子分Ｍｕ化膜１０２を例えば選択酸化法
で成形する。ゲート酸化膜１０３を熱酸化で成長した後
、多結晶シリコン膜及び酸化シリコン膜１０５を堆積し
たのち、通常のリソグラフィーとエツチングによりパタ
ーニングしてゲート電極１０４を形成する。次にＭＯＳ
）ランジスタのソース・ドレイン領域のなめに、ｎ領域
１０６をイオン注入により形成する。次にゲート電極側
面に酸化膜よりなるサイドウオール１０７を形成する。
つまり、酸化シリコン膜を０．１〜０．３μｍ程度堆積
したのち異方性エツチングを行うのである。そうすると
ゲート電極と自己整合的にビット線コンタクト孔１０９
、容量コンタクト孔１１０が形成できる。次に、ソース
・ドレイン領域のためにｎ＋層１０８をイオン注入で形
成する。次にビット線コンタクト孔１０９部分をＣＶＤ
法により酸化シリコン膜１１８で被い、シリコン基板が
露出している容量コンタクト孔１１０部分にシリコンを
選択的に成長し、容量電極１１２を形成する。シリコン
の選択成長は選択エピタキシャル成長法として広く知ら
れている。選択エピタキシャル成長では縦方向のみなら
ず横方向にもエピタキシャル成長が進む。従って、第１
図（ｃ）に示すように、容量電極として好ましい形状の
シリコン層が、容量コンタクト孔１１０に対し自己整合
で形成される。通常ｍ層型メモリセルの製造で問題とな
る、容量コンタクト孔に対する厳しい目合せや、ゲート
電極段差上での容量電極のパターニングおよびエツチン
グが不要になる。このメモリセルコンデンサの一方の容
量電極となる選択成長シリコン層はｎ型にドープされる
必要がある。このためには選択エピタキシャル中にドー
ピングを行うことが望ましい。次に第１図（ｄ）に示す
ように、容量絶縁膜１１３を形成しセルプレート電極１
１６（メモリセルコンデンサの他方の電極）を形成する
ことにより、蓄積容量部が出来上る。次に第１図（ｆ）
に示すように、眉間絶縁膜１１７を表面が平坦になるよ
うに形成し、ビット線１１９を拡散層と接続するための
ビット線コンタクト孔１０９′を開孔する。
したのち異方性エツチングを行うのである。そうすると
ゲート電極と自己整合的にビット線コンタクト孔１０９
、容量コンタクト孔１１０が形成できる。次に、ソース
・ドレイン領域のためにｎ＋層１０８をイオン注入で形
成する。次にビット線コンタクト孔１０９部分をＣＶＤ
法により酸化シリコン膜１１８で被い、シリコン基板が
露出している容量コンタクト孔１１０部分にシリコンを
選択的に成長し、容量電極１１２を形成する。シリコン
の選択成長は選択エピタキシャル成長法として広く知ら
れている。選択エピタキシャル成長では縦方向のみなら
ず横方向にもエピタキシャル成長が進む。従って、第１
図（ｃ）に示すように、容量電極として好ましい形状の
シリコン層が、容量コンタクト孔１１０に対し自己整合
で形成される。通常ｍ層型メモリセルの製造で問題とな
る、容量コンタクト孔に対する厳しい目合せや、ゲート
電極段差上での容量電極のパターニングおよびエツチン
グが不要になる。このメモリセルコンデンサの一方の容
量電極となる選択成長シリコン層はｎ型にドープされる
必要がある。このためには選択エピタキシャル中にドー
ピングを行うことが望ましい。次に第１図（ｄ）に示す
ように、容量絶縁膜１１３を形成しセルプレート電極１
１６（メモリセルコンデンサの他方の電極）を形成する
ことにより、蓄積容量部が出来上る。次に第１図（ｆ）
に示すように、眉間絶縁膜１１７を表面が平坦になるよ
うに形成し、ビット線１１９を拡散層と接続するための
ビット線コンタクト孔１０９′を開孔する。
層間絶縁膜の膜厚が厚くかつコンタクト孔の径が小さい
場合には、ビット線の導体がコンタクト孔を被うことが
困難になり、十分な電気的接続が得られなくなるため、
コンタクト孔に埋め込み導体１２３をビット線１１９形
成前に予め充填しておく必要がある。最後にビット線１
１９を配線することによりメモリセル部は完成する。
場合には、ビット線の導体がコンタクト孔を被うことが
困難になり、十分な電気的接続が得られなくなるため、
コンタクト孔に埋め込み導体１２３をビット線１１９形
成前に予め充填しておく必要がある。最後にビット線１
１９を配線することによりメモリセル部は完成する。
第２図（ａ）、（ｂ）は第２の実施例を説明するための
工程順に配置した半導体チップの断面図である。
工程順に配置した半導体チップの断面図である。
第１の実施例ではビット線コンタクト孔を埋める埋め込
み導体を必要とした。第２の実施例は、コンタクトの孔
部めも選択エピタキシャル成長で行い、かつ容量部と同
時に形成する方法である。
み導体を必要とした。第２の実施例は、コンタクトの孔
部めも選択エピタキシャル成長で行い、かつ容量部と同
時に形成する方法である。
セルファラインコンタクトのためにサイドウオール２０
７を形成し、ｎ＋層２０８を形成するまでの工程は第１
の実施例と同一である。次に第２図（ａ）に示すように
、ビット線コンタクト孔２０９部と容量コンタクト孔部
２１０部に同時に選択エピタキシャル成長によるエピタ
キシャルシリコン膜２２０ａ、２２０ｂを形成する。次
に、第２図（ｂ）に示すように、ピッ線コンタクト孔部
にのみマスク酸化シリコン膜２２１で覆い、シリコンの
選択成長を再度行いエピタキシャルシリコン膜２２２を
形成し、２２０１３，２２２からなる容量電極を形成す
る。エピタキシャルシリコン膜２２２の形成においては
、選択エピタキシャル成長が横方向にも進行するので、
ある程度面積が大きくとれるのでいわばパターニングま
で同時に行える。なお、ここではマスク酸化シリコン膜
で被うのはビット線コンタクト部としたが、周辺回路の
トランジスタの通常のコンタクト部であっても良い。
７を形成し、ｎ＋層２０８を形成するまでの工程は第１
の実施例と同一である。次に第２図（ａ）に示すように
、ビット線コンタクト孔２０９部と容量コンタクト孔部
２１０部に同時に選択エピタキシャル成長によるエピタ
キシャルシリコン膜２２０ａ、２２０ｂを形成する。次
に、第２図（ｂ）に示すように、ピッ線コンタクト孔部
にのみマスク酸化シリコン膜２２１で覆い、シリコンの
選択成長を再度行いエピタキシャルシリコン膜２２２を
形成し、２２０１３，２２２からなる容量電極を形成す
る。エピタキシャルシリコン膜２２２の形成においては
、選択エピタキシャル成長が横方向にも進行するので、
ある程度面積が大きくとれるのでいわばパターニングま
で同時に行える。なお、ここではマスク酸化シリコン膜
で被うのはビット線コンタクト部としたが、周辺回路の
トランジスタの通常のコンタクト部であっても良い。
以後の工程は従来例に準じて行えばよい。なお、場合に
よっては、容量コンタクト孔以外のコンタクト孔にも再
度の選択エピタキシャル成長をさせてもよいことは明ら
かである。
よっては、容量コンタクト孔以外のコンタクト孔にも再
度の選択エピタキシャル成長をさせてもよいことは明ら
かである。
以上説明したように本発明は、メモリセルトランジスタ
のソース（又はドレイン）領域上の絶縁膜に設けたコン
タクト孔部にシリコンの選択エピタキシャル成長を行っ
てメモリセルコンデンサの一方の容量電極を形成するの
で、コンタクト孔との目合せが自動的に行なわれるので
、容量電極パターンをリソグラフィーで形成する必要が
ない。
のソース（又はドレイン）領域上の絶縁膜に設けたコン
タクト孔部にシリコンの選択エピタキシャル成長を行っ
てメモリセルコンデンサの一方の容量電極を形成するの
で、コンタクト孔との目合せが自動的に行なわれるので
、容量電極パターンをリソグラフィーで形成する必要が
ない。
さらに、ゲート電極の段差上で、容量電極のエツチング
を行う必要もない。従って、短かい製造工程で、リソグ
ラフィー技術あるいはエツチング技術の制約を受けずに
、容量電極の形成が行なえるのでダイナミック型半導体
メモリの高集積化又は高性能化が容易となる効果がある
。
を行う必要もない。従って、短かい製造工程で、リソグ
ラフィー技術あるいはエツチング技術の制約を受けずに
、容量電極の形成が行なえるのでダイナミック型半導体
メモリの高集積化又は高性能化が容易となる効果がある
。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第２
図（ａ）〜（ｂ）は第２の実施例を説明するための工程
順に配置した半導体チップの断面図、第３図（ａ）〜（
ｆ）は従来の積層型セルの製造方法を説明するための工
程順に配置した半導体チップの断面図である。 １．１０１，２０１・・・Ｐ型シリコン基板、２゜１０
２．２０２・・・素子分Ｍ Ｉ 化ＩＩＩ、３，１０３
−・・ゲート酸化膜、４，１０４，２０４・・・ゲート
電極、５，１０５・・・酸化シリコン膜、６，１０６・
・・ｎ−層、７，１０７，２０７・・・サイドウオール
、８．１０８．２０８・・・ｎ＋層、９，１０９・・・
ビット線コンタクト孔、１０，１１０・・・容量コンタ
クト孔、１１・・・ビット線電極、１２，１１２・・・
容量電極、１３，１１３・・・容量絶縁膜、１４・・・
絶縁膜、１５・・・多結晶シリコン膜、１６，１１６・
・・セルプレート電極、１７，１１７・・・層間絶縁膜
、１１８・・・酸化シリコン膜、１９．１９′、１１９
・・・ビット線、１２３・・・埋め込み導体、２２０ａ
２２０ｂ・・・エピタキシャルシリコン膜、２２１・・
・マスク酸化シリコン膜、 ２２・・・エピタキシャル シリコン膜。
るための工程順に配置した半導体チップの断面図、第２
図（ａ）〜（ｂ）は第２の実施例を説明するための工程
順に配置した半導体チップの断面図、第３図（ａ）〜（
ｆ）は従来の積層型セルの製造方法を説明するための工
程順に配置した半導体チップの断面図である。 １．１０１，２０１・・・Ｐ型シリコン基板、２゜１０
２．２０２・・・素子分Ｍ Ｉ 化ＩＩＩ、３，１０３
−・・ゲート酸化膜、４，１０４，２０４・・・ゲート
電極、５，１０５・・・酸化シリコン膜、６，１０６・
・・ｎ−層、７，１０７，２０７・・・サイドウオール
、８．１０８．２０８・・・ｎ＋層、９，１０９・・・
ビット線コンタクト孔、１０，１１０・・・容量コンタ
クト孔、１１・・・ビット線電極、１２，１１２・・・
容量電極、１３，１１３・・・容量絶縁膜、１４・・・
絶縁膜、１５・・・多結晶シリコン膜、１６，１１６・
・・セルプレート電極、１７，１１７・・・層間絶縁膜
、１１８・・・酸化シリコン膜、１９．１９′、１１９
・・・ビット線、１２３・・・埋め込み導体、２２０ａ
２２０ｂ・・・エピタキシャルシリコン膜、２２１・・
・マスク酸化シリコン膜、 ２２・・・エピタキシャル シリコン膜。
Claims (1)
- 半導体基板の一主面にゲート絶縁膜を介してゲート電極
を設け前記ゲート電極と自己整合的にソース（又はドレ
イン）領域を設けることによりメモリセルトランジスタ
を形成する工程と、前記メモリセルトランジスタのゲー
ト電極と自己整合して前記ソース（又はドレイン）領域
上の絶縁膜にコンタクト孔を形成する工程と、前記コン
タクト孔部にシリコンを選択エピタキシャル成長させて
メモリセルコンデンサの一方の容量電極を形成する工程
とを含むことを特徴とする積層型メモリセルの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297579A JP2513287B2 (ja) | 1988-11-24 | 1988-11-24 | 積層型メモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297579A JP2513287B2 (ja) | 1988-11-24 | 1988-11-24 | 積層型メモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143456A true JPH02143456A (ja) | 1990-06-01 |
| JP2513287B2 JP2513287B2 (ja) | 1996-07-03 |
Family
ID=17848381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297579A Expired - Lifetime JP2513287B2 (ja) | 1988-11-24 | 1988-11-24 | 積層型メモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513287B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310963A (ja) * | 1989-05-10 | 1990-12-26 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| US5444278A (en) * | 1992-01-18 | 1995-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
| KR100275114B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 |
| US6228728B1 (en) | 1998-09-11 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
| US6316320B1 (en) | 1997-04-04 | 2001-11-13 | Mitsubishi Denki Kabushiki Kaisha | DRAM device with improved memory cell reliability |
| EP1020905B1 (en) * | 1999-01-12 | 2010-09-22 | Lucent Technologies Inc. | Method for making integrated circuit device having dual damascene interconnect structure and metal electrode capacitor |
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| JPH01241857A (ja) * | 1988-03-24 | 1989-09-26 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-24 JP JP63297579A patent/JP2513287B2/ja not_active Expired - Lifetime
Patent Citations (2)
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