JPH05268028A - Switching circuit - Google Patents
Switching circuitInfo
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- JPH05268028A JPH05268028A JP3995392A JP3995392A JPH05268028A JP H05268028 A JPH05268028 A JP H05268028A JP 3995392 A JP3995392 A JP 3995392A JP 3995392 A JP3995392 A JP 3995392A JP H05268028 A JPH05268028 A JP H05268028A
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- conductive
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- Electronic Switches (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はスイッチング回路に関
し、特に電源装置のスイッチングレギュレータに使用す
るスイッチング回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching circuit, and more particularly to a switching circuit used for a switching regulator of a power supply device.
【０００２】[0002]
【従来の技術】図２は従来のスイッチング回路の一例の
回路図、図３は従来例における動作のタイミングチャー
トである。2. Description of the Related Art FIG. 2 is a circuit diagram of an example of a conventional switching circuit, and FIG. 3 is a timing chart of the operation in the conventional example.
【０００３】従来例は図２において、ソースをＧＮＤに
接続されゲートを制御入力端子１１に接続されたＮチャ
ンネルＦＥＴＱ１１と、電源ＶＤＤとＮチャンネルＦＥ
ＴＱ１１のドレインとの間に接続された抵抗Ｒ１１と、
ソースが電源ＶＤＤに接続されたＰチャンネルＦＥＴＱ
１２のゲートとソースがＧＮＤに接続されたＮチャンネ
ルＦＥＴＱ１３のゲートが共通にＦＥＴＱ１１のドレイ
ンに接続され、出力がスイッチング出力端子１４に接続
されていた。In the conventional example shown in FIG. 2, an N-channel FET Q11 having a source connected to GND and a gate connected to a control input terminal 11, a power supply VDD and an N-channel FE.
A resistor R11 connected between the drain of TQ11 and
P-channel FET Q whose source is connected to the power supply VDD
The gate of N-channel FET Q13 whose gate and source are connected to GND is commonly connected to the drain of FET Q11, and the output is connected to the switching output terminal 14.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のスイッ
チング回路は、ソースが電源に接続されたＰチャンネル
ＦＥＴのゲートとソースがＧＮＤに接続されたＮチャン
ネルＦＥＴのゲートに共通に制御信号を入力するため、
図３に示すようにしきい値電圧が異なるＰチャンネルＦ
ＥＴとＮチャンネルＦＥＴとが同時に導通状態になる期
間が発生し大電流が流れるという問題点があった。In the conventional switching circuit described above, the control signal is commonly input to the gate of the P-channel FET whose source is connected to the power supply and the gate of the N-channel FET whose source is connected to GND. For,
As shown in FIG. 3, P-channel F with different threshold voltage
There has been a problem that a large current flows due to a period in which the ET and the N-channel FET are simultaneously turned on.
【０００５】[0005]
【課題を解決するための手段】本発明のスイッチング回
路は、スイッチングが制御される制御信号を受ける制御
入力端子と、ソースを電源の一端に接続されたＰチャン
ネルＦＥＴと、ソースを電源の他端に接続されたＮチャ
ネルＦＥＴと、前記ＰチャンネルＦＥＴのゲートと制御
入力端子の間に接続された第１の抵抗と、カソード側を
前記ＰチャンネルＦＥＴのゲートに接続されアノード側
が前記制御入力端子に接続された第１のダイオードと、
前記ＮチャンネルＦＥＴのゲートと制御入力端子の間に
接続された第２の抵抗と、アノード側を前記Ｎチャンネ
ルＦＥＴのゲートに接続されたカソード側が前記制御入
力端子に接続された第２のダイオードと、前記Ｐチャン
ネルＦＥＴのドレインと前記ＮチャンネルＦＥＴのドレ
インとに接続されたスイッチング出力端子とを備え、前
記ＰチャンネルＦＥＴと前記ＮチャンネルＦＥＴのゲー
ト充電時間を放電時間より長くして一方のＦＥＴが非導
通になった後に他方のＦＥＴが導通するように構成され
る。A switching circuit according to the present invention comprises a control input terminal for receiving a control signal for controlling switching, a P-channel FET having a source connected to one end of a power supply, and a source connected to the other end of the power supply. Connected to the N channel FET, a first resistor connected between the gate of the P channel FET and the control input terminal, and a cathode side connected to the gate of the P channel FET and an anode side connected to the control input terminal. A first diode connected,
A second resistor connected between the gate of the N-channel FET and the control input terminal; and a second diode whose anode side is connected to the gate of the N-channel FET and whose cathode side is connected to the control input terminal. A switching output terminal connected to the drain of the P-channel FET and the drain of the N-channel FET, wherein the gate charging time of the P-channel FET and the N-channel FET is made longer than the discharging time, and one FET is It is configured so that the other FET becomes conductive after becoming non-conductive.
【０００６】[0006]
【実施例】次に本発明について図面を説明して説明す
る。図１は本発明の一実施例を示す回路図、図４は本実
施例の動作のタイミングチャートである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 4 is a timing chart of the operation of this embodiment.
【０００７】本実施例は、制御入力端子１と、制御入力
端子１からの制御信号を受けて制御信号の電圧レベルを
変換して出力するレベル変換回路２と、レベル変換回路
２の出力を受けて電源ＶＤＤをスイッチングするスイッ
チング回路３と、スイッチング回路３の出力を外部に出
力するスイッチング出力端子４とを備えている。This embodiment receives a control input terminal 1, a level conversion circuit 2 for receiving a control signal from the control input terminal 1 and converting and outputting the voltage level of the control signal, and an output of the level conversion circuit 2. A switching circuit 3 for switching the power supply VDD by means of a power supply, and a switching output terminal 4 for outputting the output of the switching circuit 3 to the outside.
【０００８】レベル変換回路２は、ソースをＧＮＤに接
続されゲートを制御入力端子１に接続されたＮチャンネ
ルＦＥＴＱ１と、電源ＶＤＤとＮチャンネルＦＥＴＱ１
のドレインとの間に接続された抵抗Ｒ１とから構成され
ている。The level conversion circuit 2 has an N-channel FET Q1 having a source connected to GND and a gate connected to the control input terminal 1, a power supply VDD and an N-channel FET Q1.
And a resistor R1 connected between the drain and the drain.
【０００９】スイッチング回路３はソースを電源に接続
されたＰチャンネルＦＥＴＱ２と、ソースをＧＮＤに接
続されたＮチャンネルＦＥＴＱ３と、ＰチャンネルＦＥ
ＴＱＥ２のゲートとレベル変換回路２の出力に接続され
た抵抗Ｒ２と、カソード側をＰチャンネルＦＥＴＱ２の
ゲートに接続されたアノード側をレベル変換回路２の出
力に接続されたダイオードＤ１と、ＮチャンネルＦＥＴ
Ｑ３のゲートとレベル変換回路２の出力に接続された抵
抗Ｒ３と、アノード側をＮチャンネルＦＥＴＱ３のゲー
トに接続されカソード側をレベル変換回路２の出力に接
続されたダイオードＤ２とから構成されている。スイッ
チング出力端子４はＰチャンネルＦＥＴＱ２のドレイン
とＮチャンネルＦＥＴＱ３のドレインに接続されてい
る。The switching circuit 3 has a P-channel FET Q2 whose source is connected to a power source, an N-channel FET Q3 whose source is connected to GND, and a P-channel FE.
A resistor R2 connected to the gate of TQE2 and the output of the level conversion circuit 2, a diode D1 having its cathode side connected to the gate of the P-channel FET Q2 and its anode side connected to the output of the level conversion circuit 2, and an N-channel FET.
It is composed of a resistor R3 connected to the gate of Q3 and the output of the level conversion circuit 2, and a diode D2 whose anode side is connected to the gate of the N-channel FET Q3 and whose cathode side is connected to the output of the level conversion circuit 2. . The switching output terminal 4 is connected to the drain of the P-channel FET Q2 and the drain of the N-channel FET Q3.
【００１０】このように構成された本実施例によれば、
レベル変換回路２は制御入力端子１から入力されるロジ
ックう制御信号（ＧＮＤ−５ｖ）の電圧をスイッチング
回路３のＦＥＴＱ２及びＱ３を制御するのに必要なレベ
ル（ＧＮＤ−ＶＤＤ）に変換する。抵抗Ｒ２はレベル変
換回路２の出力とＦＥＴＱ２のゲートとの間に流れる電
流を制限する。ダイオードＤ１はレベル変換回路２の出
力電力レベルがＦＥＴＱ２のゲート電圧レベルより高け
れば導通しレベル変換回路２の出力電圧レベル変換回路
２の出力電圧レベルがＦＥＴＱ２のゲート電圧レベルよ
り低ければ導通しない。According to the present embodiment configured as described above,
The level conversion circuit 2 converts the voltage of the logic control signal (GND-5v) input from the control input terminal 1 into a level (GND-VDD) required to control the FETs Q2 and Q3 of the switching circuit 3. The resistor R2 limits the current flowing between the output of the level conversion circuit 2 and the gate of the FET Q2. Diode D1 conducts when the output power level of level conversion circuit 2 is higher than the gate voltage level of FET Q2, and does not conduct when the output voltage level of output voltage level conversion circuit 2 of level conversion circuit 2 is lower than the gate voltage level of FET Q2.
【００１１】抵抗Ｒ３はレベル変換回路２の出力とＦＥ
ＴＱ３のゲートとの間に流れる電流を制限する。ダイオ
ードＤ２はレベル変換回路２の出力電圧レベルがＦＥＴ
Ｑ２のゲート電圧レベルより低ければ導通しレベル変換
回路２の出力電圧レベルがＦＥＴＱ２のゲート電圧レベ
ルより高ければ導通しない。即ち抵抗Ｒ２及びダイオー
ドＤ１は、ＰチャンネルＦＥＴＱ２のゲート充電方向の
み電流を制限し、抵抗Ｒ３及びダイオードＤ２は、Ｎチ
ャンネルＦＥＴＱ３のゲートの充電方向のみ電流を制限
する。また、ＦＥＴＱ２及びＱ３はゲートが充電状態の
時ドレイン−ソース間が導通状態になる。従ってＦＥＴ
Ｑ２及びＱ３はドレイン−ソース間が非同数状態から導
通状態に変化するタイミングが遅れるためＦＥＴＱ２，
Ｑ３が同時に導通状態になる期間がなくなるので不要な
大電流が流れなくなる。The resistor R3 is connected to the output of the level conversion circuit 2 and FE.
It limits the current that flows between it and the gate of TQ3. The output voltage level of the level conversion circuit 2 is FET
If it is lower than the gate voltage level of Q2, it conducts, and if the output voltage level of the level conversion circuit 2 is higher than the gate voltage level of FET Q2, it does not conduct. That is, the resistor R2 and the diode D1 limit the current only in the gate charging direction of the P-channel FET Q2, and the resistor R3 and the diode D2 limit the current only in the charging direction of the N-channel FET Q3 gate. Further, when the gates of the FETs Q2 and Q3 are in a charged state, the drain and the source are in a conductive state. Therefore FET
FETs Q2 and Q3 have FETs Q2 and Q3 because the timing of changing from the non-equal number between the drain and the source to the conductive state is delayed.
Since there is no period when Q3 is in the conducting state at the same time, unnecessary large current does not flow.
【００１２】[0012]
【発明の効果】以上説明したように本発明は、スイッチ
ング用のＰチャンネルＦＥＴとＮチャンネルＦＥＴのゲ
ート充電時間を放電時間より長くし一方のＦＥＴが非導
通になった後に他方のＦＥＴを導通させることにより、
スイッチング時の不要な大電流のなくしてスイッチング
回路の効率向上がはかれる効果を有する。As described above, according to the present invention, the gate charging time of the switching P-channel FET and the N-channel FET is made longer than the discharging time, and the other FET is made conductive after the other is made non-conductive. By
There is an effect that the efficiency of the switching circuit can be improved by eliminating an unnecessary large current at the time of switching.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】従来のスイッチング回路の一例を示す回路図で
ある。FIG. 2 is a circuit diagram showing an example of a conventional switching circuit.
【図３】従来例における動作のタイミングチャートであ
る。FIG. 3 is a timing chart of the operation in the conventional example.
【図４】本実施例における動作のタイミングチャートで
ある。FIG. 4 is a timing chart of the operation in this embodiment.
１ 制御入力端子 ２ レベル変換回路 ３ スイッチング回路 ４ スイッチング出力端子 1 Control input terminal 2 Level conversion circuit 3 Switching circuit 4 Switching output terminal
Claims (1)
ける制御入力端子と、ソースを電源の一端に接続された
ＰチャンネルＦＥＴと、ソースを電源の他端に接続され
たＮチャネルＦＥＴと、前記ＰチャンネルＦＥＴのゲー
トと制御入力端子の間に接続された第１の抵抗と、カソ
ード側を前記ＰチャンネルＦＥＴのゲートに接続されア
ノード側が前記制御入力端子に接続された第１のダイオ
ードと、前記ＮチャンネルＦＥＴのゲートと制御入力端
子の間に接続された第２の抵抗と、アノード側を前記Ｎ
チャンネルＦＥＴのゲートに接続されたカソード側が前
記制御入力端子に接続された第２のダイオードと、前記
ＰチャンネルＦＥＴのドレインと前記ＮチャンネルＦＥ
Ｔのドレインとに接続されたスイッチング出力端子とを
備えることを特徴とするスイッチング回路。1. A control input terminal for receiving a control signal for controlling switching, a P-channel FET having a source connected to one end of a power source, an N-channel FET having a source connected to the other end of the power source, and the P-channel FET. A first resistor connected between the gate of the channel FET and the control input terminal; a first diode whose cathode side is connected to the gate of the P channel FET and whose anode side is connected to the control input terminal; The second resistor connected between the gate of the channel FET and the control input terminal and the anode side are connected to the N
A second diode whose cathode side connected to the gate of the channel FET is connected to the control input terminal, a drain of the P-channel FET and the N-channel FE
A switching circuit comprising a switching output terminal connected to the drain of T.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3995392A JPH05268028A (en) | 1992-02-27 | 1992-02-27 | Switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3995392A JPH05268028A (en) | 1992-02-27 | 1992-02-27 | Switching circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268028A true JPH05268028A (en) | 1993-10-15 |
Family
ID=12567326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3995392A Withdrawn JPH05268028A (en) | 1992-02-27 | 1992-02-27 | Switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268028A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10296033B2 (en) | 2016-06-08 | 2019-05-21 | Panasonic Corporation | Substrate voltage control circuit |
-
1992
- 1992-02-27 JP JP3995392A patent/JPH05268028A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10296033B2 (en) | 2016-06-08 | 2019-05-21 | Panasonic Corporation | Substrate voltage control circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |