JPH05268028A - スイッチング回路 - Google Patents
スイッチング回路Info
- Publication number
- JPH05268028A JPH05268028A JP3995392A JP3995392A JPH05268028A JP H05268028 A JPH05268028 A JP H05268028A JP 3995392 A JP3995392 A JP 3995392A JP 3995392 A JP3995392 A JP 3995392A JP H05268028 A JPH05268028 A JP H05268028A
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- JP
- Japan
- Prior art keywords
- gate
- channel fet
- conductive
- circuit
- fet
- Prior art date
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- Withdrawn
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- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】スイッチング回路におけるスイッチング時の不
要な大電流をなくす。 【構成】ソースが電源ＶＤＤに接続されたＰチャンネル
ＦＥＴＱ２と、ソースがＧＮＤに接続されたＮチャンネ
ルＦＥＴＱ３のそれぞれのゲートに抵抗Ｒ２，Ｒ３とダ
イオードＤ１，Ｄ２を並列にして制御信号を接続する。
要な大電流をなくす。 【構成】ソースが電源ＶＤＤに接続されたＰチャンネル
ＦＥＴＱ２と、ソースがＧＮＤに接続されたＮチャンネ
ルＦＥＴＱ３のそれぞれのゲートに抵抗Ｒ２，Ｒ３とダ
イオードＤ１，Ｄ２を並列にして制御信号を接続する。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング回路に関
し、特に電源装置のスイッチングレギュレータに使用す
るスイッチング回路に関する。
し、特に電源装置のスイッチングレギュレータに使用す
るスイッチング回路に関する。
【０００２】
【従来の技術】図２は従来のスイッチング回路の一例の
回路図、図３は従来例における動作のタイミングチャー
トである。
回路図、図３は従来例における動作のタイミングチャー
トである。
【０００３】従来例は図２において、ソースをＧＮＤに
接続されゲートを制御入力端子１１に接続されたＮチャ
ンネルＦＥＴＱ１１と、電源ＶＤＤとＮチャンネルＦＥ
ＴＱ１１のドレインとの間に接続された抵抗Ｒ１１と、
ソースが電源ＶＤＤに接続されたＰチャンネルＦＥＴＱ
１２のゲートとソースがＧＮＤに接続されたＮチャンネ
ルＦＥＴＱ１３のゲートが共通にＦＥＴＱ１１のドレイ
ンに接続され、出力がスイッチング出力端子１４に接続
されていた。
接続されゲートを制御入力端子１１に接続されたＮチャ
ンネルＦＥＴＱ１１と、電源ＶＤＤとＮチャンネルＦＥ
ＴＱ１１のドレインとの間に接続された抵抗Ｒ１１と、
ソースが電源ＶＤＤに接続されたＰチャンネルＦＥＴＱ
１２のゲートとソースがＧＮＤに接続されたＮチャンネ
ルＦＥＴＱ１３のゲートが共通にＦＥＴＱ１１のドレイ
ンに接続され、出力がスイッチング出力端子１４に接続
されていた。
【０００４】
【発明が解決しようとする課題】上述した従来のスイッ
チング回路は、ソースが電源に接続されたＰチャンネル
ＦＥＴのゲートとソースがＧＮＤに接続されたＮチャン
ネルＦＥＴのゲートに共通に制御信号を入力するため、
図３に示すようにしきい値電圧が異なるＰチャンネルＦ
ＥＴとＮチャンネルＦＥＴとが同時に導通状態になる期
間が発生し大電流が流れるという問題点があった。
チング回路は、ソースが電源に接続されたＰチャンネル
ＦＥＴのゲートとソースがＧＮＤに接続されたＮチャン
ネルＦＥＴのゲートに共通に制御信号を入力するため、
図３に示すようにしきい値電圧が異なるＰチャンネルＦ
ＥＴとＮチャンネルＦＥＴとが同時に導通状態になる期
間が発生し大電流が流れるという問題点があった。
【０００５】
【課題を解決するための手段】本発明のスイッチング回
路は、スイッチングが制御される制御信号を受ける制御
入力端子と、ソースを電源の一端に接続されたＰチャン
ネルＦＥＴと、ソースを電源の他端に接続されたＮチャ
ネルＦＥＴと、前記ＰチャンネルＦＥＴのゲートと制御
入力端子の間に接続された第１の抵抗と、カソード側を
前記ＰチャンネルＦＥＴのゲートに接続されアノード側
が前記制御入力端子に接続された第１のダイオードと、
前記ＮチャンネルＦＥＴのゲートと制御入力端子の間に
接続された第２の抵抗と、アノード側を前記Ｎチャンネ
ルＦＥＴのゲートに接続されたカソード側が前記制御入
力端子に接続された第２のダイオードと、前記Ｐチャン
ネルＦＥＴのドレインと前記ＮチャンネルＦＥＴのドレ
インとに接続されたスイッチング出力端子とを備え、前
記ＰチャンネルＦＥＴと前記ＮチャンネルＦＥＴのゲー
ト充電時間を放電時間より長くして一方のＦＥＴが非導
通になった後に他方のＦＥＴが導通するように構成され
る。
路は、スイッチングが制御される制御信号を受ける制御
入力端子と、ソースを電源の一端に接続されたＰチャン
ネルＦＥＴと、ソースを電源の他端に接続されたＮチャ
ネルＦＥＴと、前記ＰチャンネルＦＥＴのゲートと制御
入力端子の間に接続された第１の抵抗と、カソード側を
前記ＰチャンネルＦＥＴのゲートに接続されアノード側
が前記制御入力端子に接続された第１のダイオードと、
前記ＮチャンネルＦＥＴのゲートと制御入力端子の間に
接続された第２の抵抗と、アノード側を前記Ｎチャンネ
ルＦＥＴのゲートに接続されたカソード側が前記制御入
力端子に接続された第２のダイオードと、前記Ｐチャン
ネルＦＥＴのドレインと前記ＮチャンネルＦＥＴのドレ
インとに接続されたスイッチング出力端子とを備え、前
記ＰチャンネルＦＥＴと前記ＮチャンネルＦＥＴのゲー
ト充電時間を放電時間より長くして一方のＦＥＴが非導
通になった後に他方のＦＥＴが導通するように構成され
る。
【０００６】
【実施例】次に本発明について図面を説明して説明す
る。図１は本発明の一実施例を示す回路図、図４は本実
施例の動作のタイミングチャートである。
る。図１は本発明の一実施例を示す回路図、図４は本実
施例の動作のタイミングチャートである。
【０００７】本実施例は、制御入力端子１と、制御入力
端子１からの制御信号を受けて制御信号の電圧レベルを
変換して出力するレベル変換回路２と、レベル変換回路
２の出力を受けて電源ＶＤＤをスイッチングするスイッ
チング回路３と、スイッチング回路３の出力を外部に出
力するスイッチング出力端子４とを備えている。
端子１からの制御信号を受けて制御信号の電圧レベルを
変換して出力するレベル変換回路２と、レベル変換回路
２の出力を受けて電源ＶＤＤをスイッチングするスイッ
チング回路３と、スイッチング回路３の出力を外部に出
力するスイッチング出力端子４とを備えている。
【０００８】レベル変換回路２は、ソースをＧＮＤに接
続されゲートを制御入力端子１に接続されたＮチャンネ
ルＦＥＴＱ１と、電源ＶＤＤとＮチャンネルＦＥＴＱ１
のドレインとの間に接続された抵抗Ｒ１とから構成され
ている。
続されゲートを制御入力端子１に接続されたＮチャンネ
ルＦＥＴＱ１と、電源ＶＤＤとＮチャンネルＦＥＴＱ１
のドレインとの間に接続された抵抗Ｒ１とから構成され
ている。
【０００９】スイッチング回路３はソースを電源に接続
されたＰチャンネルＦＥＴＱ２と、ソースをＧＮＤに接
続されたＮチャンネルＦＥＴＱ３と、ＰチャンネルＦＥ
ＴＱＥ２のゲートとレベル変換回路２の出力に接続され
た抵抗Ｒ２と、カソード側をＰチャンネルＦＥＴＱ２の
ゲートに接続されたアノード側をレベル変換回路２の出
力に接続されたダイオードＤ１と、ＮチャンネルＦＥＴ
Ｑ３のゲートとレベル変換回路２の出力に接続された抵
抗Ｒ３と、アノード側をＮチャンネルＦＥＴＱ３のゲー
トに接続されカソード側をレベル変換回路２の出力に接
続されたダイオードＤ２とから構成されている。スイッ
チング出力端子４はＰチャンネルＦＥＴＱ２のドレイン
とＮチャンネルＦＥＴＱ３のドレインに接続されてい
る。
されたＰチャンネルＦＥＴＱ２と、ソースをＧＮＤに接
続されたＮチャンネルＦＥＴＱ３と、ＰチャンネルＦＥ
ＴＱＥ２のゲートとレベル変換回路２の出力に接続され
た抵抗Ｒ２と、カソード側をＰチャンネルＦＥＴＱ２の
ゲートに接続されたアノード側をレベル変換回路２の出
力に接続されたダイオードＤ１と、ＮチャンネルＦＥＴ
Ｑ３のゲートとレベル変換回路２の出力に接続された抵
抗Ｒ３と、アノード側をＮチャンネルＦＥＴＱ３のゲー
トに接続されカソード側をレベル変換回路２の出力に接
続されたダイオードＤ２とから構成されている。スイッ
チング出力端子４はＰチャンネルＦＥＴＱ２のドレイン
とＮチャンネルＦＥＴＱ３のドレインに接続されてい
る。
【００１０】このように構成された本実施例によれば、
レベル変換回路２は制御入力端子１から入力されるロジ
ックう制御信号（ＧＮＤ−５ｖ）の電圧をスイッチング
回路３のＦＥＴＱ２及びＱ３を制御するのに必要なレベ
ル（ＧＮＤ−ＶＤＤ）に変換する。抵抗Ｒ２はレベル変
換回路２の出力とＦＥＴＱ２のゲートとの間に流れる電
流を制限する。ダイオードＤ１はレベル変換回路２の出
力電力レベルがＦＥＴＱ２のゲート電圧レベルより高け
れば導通しレベル変換回路２の出力電圧レベル変換回路
２の出力電圧レベルがＦＥＴＱ２のゲート電圧レベルよ
り低ければ導通しない。
レベル変換回路２は制御入力端子１から入力されるロジ
ックう制御信号（ＧＮＤ−５ｖ）の電圧をスイッチング
回路３のＦＥＴＱ２及びＱ３を制御するのに必要なレベ
ル（ＧＮＤ−ＶＤＤ）に変換する。抵抗Ｒ２はレベル変
換回路２の出力とＦＥＴＱ２のゲートとの間に流れる電
流を制限する。ダイオードＤ１はレベル変換回路２の出
力電力レベルがＦＥＴＱ２のゲート電圧レベルより高け
れば導通しレベル変換回路２の出力電圧レベル変換回路
２の出力電圧レベルがＦＥＴＱ２のゲート電圧レベルよ
り低ければ導通しない。
【００１１】抵抗Ｒ３はレベル変換回路２の出力とＦＥ
ＴＱ３のゲートとの間に流れる電流を制限する。ダイオ
ードＤ２はレベル変換回路２の出力電圧レベルがＦＥＴ
Ｑ２のゲート電圧レベルより低ければ導通しレベル変換
回路２の出力電圧レベルがＦＥＴＱ２のゲート電圧レベ
ルより高ければ導通しない。即ち抵抗Ｒ２及びダイオー
ドＤ１は、ＰチャンネルＦＥＴＱ２のゲート充電方向の
み電流を制限し、抵抗Ｒ３及びダイオードＤ２は、Ｎチ
ャンネルＦＥＴＱ３のゲートの充電方向のみ電流を制限
する。また、ＦＥＴＱ２及びＱ３はゲートが充電状態の
時ドレイン−ソース間が導通状態になる。従ってＦＥＴ
Ｑ２及びＱ３はドレイン−ソース間が非同数状態から導
通状態に変化するタイミングが遅れるためＦＥＴＱ２，
Ｑ３が同時に導通状態になる期間がなくなるので不要な
大電流が流れなくなる。
ＴＱ３のゲートとの間に流れる電流を制限する。ダイオ
ードＤ２はレベル変換回路２の出力電圧レベルがＦＥＴ
Ｑ２のゲート電圧レベルより低ければ導通しレベル変換
回路２の出力電圧レベルがＦＥＴＱ２のゲート電圧レベ
ルより高ければ導通しない。即ち抵抗Ｒ２及びダイオー
ドＤ１は、ＰチャンネルＦＥＴＱ２のゲート充電方向の
み電流を制限し、抵抗Ｒ３及びダイオードＤ２は、Ｎチ
ャンネルＦＥＴＱ３のゲートの充電方向のみ電流を制限
する。また、ＦＥＴＱ２及びＱ３はゲートが充電状態の
時ドレイン−ソース間が導通状態になる。従ってＦＥＴ
Ｑ２及びＱ３はドレイン−ソース間が非同数状態から導
通状態に変化するタイミングが遅れるためＦＥＴＱ２，
Ｑ３が同時に導通状態になる期間がなくなるので不要な
大電流が流れなくなる。
【００１２】
【発明の効果】以上説明したように本発明は、スイッチ
ング用のＰチャンネルＦＥＴとＮチャンネルＦＥＴのゲ
ート充電時間を放電時間より長くし一方のＦＥＴが非導
通になった後に他方のＦＥＴを導通させることにより、
スイッチング時の不要な大電流のなくしてスイッチング
回路の効率向上がはかれる効果を有する。
ング用のＰチャンネルＦＥＴとＮチャンネルＦＥＴのゲ
ート充電時間を放電時間より長くし一方のＦＥＴが非導
通になった後に他方のＦＥＴを導通させることにより、
スイッチング時の不要な大電流のなくしてスイッチング
回路の効率向上がはかれる効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のスイッチング回路の一例を示す回路図で
ある。
ある。
【図３】従来例における動作のタイミングチャートであ
る。
る。
【図４】本実施例における動作のタイミングチャートで
ある。
ある。
１ 制御入力端子 ２ レベル変換回路 ３ スイッチング回路 ４ スイッチング出力端子
Claims (1)
- 【請求項１】 スイッチングが制御される制御信号を受
ける制御入力端子と、ソースを電源の一端に接続された
ＰチャンネルＦＥＴと、ソースを電源の他端に接続され
たＮチャネルＦＥＴと、前記ＰチャンネルＦＥＴのゲー
トと制御入力端子の間に接続された第１の抵抗と、カソ
ード側を前記ＰチャンネルＦＥＴのゲートに接続されア
ノード側が前記制御入力端子に接続された第１のダイオ
ードと、前記ＮチャンネルＦＥＴのゲートと制御入力端
子の間に接続された第２の抵抗と、アノード側を前記Ｎ
チャンネルＦＥＴのゲートに接続されたカソード側が前
記制御入力端子に接続された第２のダイオードと、前記
ＰチャンネルＦＥＴのドレインと前記ＮチャンネルＦＥ
Ｔのドレインとに接続されたスイッチング出力端子とを
備えることを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3995392A JPH05268028A (ja) | 1992-02-27 | 1992-02-27 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3995392A JPH05268028A (ja) | 1992-02-27 | 1992-02-27 | スイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268028A true JPH05268028A (ja) | 1993-10-15 |
Family
ID=12567326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3995392A Withdrawn JPH05268028A (ja) | 1992-02-27 | 1992-02-27 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10296033B2 (en) | 2016-06-08 | 2019-05-21 | Panasonic Corporation | Substrate voltage control circuit |
-
1992
- 1992-02-27 JP JP3995392A patent/JPH05268028A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10296033B2 (en) | 2016-06-08 | 2019-05-21 | Panasonic Corporation | Substrate voltage control circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |