JPH05268029A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH05268029A JPH05268029A JP4062301A JP6230192A JPH05268029A JP H05268029 A JPH05268029 A JP H05268029A JP 4062301 A JP4062301 A JP 4062301A JP 6230192 A JP6230192 A JP 6230192A JP H05268029 A JPH05268029 A JP H05268029A
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- 238000005070 sampling Methods 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 abstract description 17
- 239000013078 crystal Substances 0.000 abstract description 11
- 230000004069 differentiation Effects 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 回路形成面積を削減して集積化を容易にする
と共に、クロック信号で動作する論理回路に対するリセ
ット動作の簡易化を図る。 【構成】 電源投入後、水晶発振回路２０からクロック
信号φが出力されると、そのφを微分回路４０で微分
し、その微分結果からサンプルホールド回路５０によっ
てパワー成分のみを取出す。この取出されたパワー成分
がインバータ６０の閾値を越えると、該インバータ６０
からリセット信号ＲＳが出力され、該ＲＳを一定期間、
論理回路２１に供給する。
と共に、クロック信号で動作する論理回路に対するリセ
ット動作の簡易化を図る。 【構成】 電源投入後、水晶発振回路２０からクロック
信号φが出力されると、そのφを微分回路４０で微分
し、その微分結果からサンプルホールド回路５０によっ
てパワー成分のみを取出す。この取出されたパワー成分
がインバータ６０の閾値を越えると、該インバータ６０
からリセット信号ＲＳが出力され、該ＲＳを一定期間、
論理回路２１に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ等
で構成された半導体集積回路（ＩＣ、ＬＳＩ、ＶＬＳＩ
等を含む。以下、単にＬＳＩという）上に搭載され、ク
ロック信号で動作する論理回路に対し、電源立上げ時に
リセット信号を供給するパワーオンリセット回路に関す
るものである。
で構成された半導体集積回路（ＩＣ、ＬＳＩ、ＶＬＳＩ
等を含む。以下、単にＬＳＩという）上に搭載され、ク
ロック信号で動作する論理回路に対し、電源立上げ時に
リセット信号を供給するパワーオンリセット回路に関す
るものである。
【０００２】
【従来の技術】従来、ＬＳＩ上に搭載される論理回路
は、例えば特開昭６１−１４４９１７号公報等に記載さ
れているように、発振回路から供給されるクロック信号
φによって動作を行う。このような論理回路では、電源
投入時に、電源電圧が一定レベルに立上がるまでリセッ
ト信号を供給して該論理回路をリセット状態にするパワ
ーオンリセット回路が設けられる。その一構成例を図２
に示す。
は、例えば特開昭６１−１４４９１７号公報等に記載さ
れているように、発振回路から供給されるクロック信号
φによって動作を行う。このような論理回路では、電源
投入時に、電源電圧が一定レベルに立上がるまでリセッ
ト信号を供給して該論理回路をリセット状態にするパワ
ーオンリセット回路が設けられる。その一構成例を図２
に示す。
【０００３】図２は、従来のパワーオンリセット回路の
回路図である。このパワーオンリセット回路は、ＬＳＩ
上に搭載され、図示しない発振回路から供給されるクロ
ック信号φで動作するフリップフロップ等で構成される
論理回路１に対し、リセット信号ＲＳを供給する回路で
あり、時定数設定用の抵抗１１と充電用コンデンサ１２
とを有している。抵抗値Ｒの抵抗１１と、容量値Ｃのコ
ンデンサ１２とは、電源電圧ＶＤＤとグランドＧＮＤと
の間に直列接続され、これらの抵抗１１とコンデンサ１
２との接続点（ノード）Ｎ１１には、論理回路１に対し
てリセット信号ＲＳを供給するインバータ１３が接続さ
れている。
回路図である。このパワーオンリセット回路は、ＬＳＩ
上に搭載され、図示しない発振回路から供給されるクロ
ック信号φで動作するフリップフロップ等で構成される
論理回路１に対し、リセット信号ＲＳを供給する回路で
あり、時定数設定用の抵抗１１と充電用コンデンサ１２
とを有している。抵抗値Ｒの抵抗１１と、容量値Ｃのコ
ンデンサ１２とは、電源電圧ＶＤＤとグランドＧＮＤと
の間に直列接続され、これらの抵抗１１とコンデンサ１
２との接続点（ノード）Ｎ１１には、論理回路１に対し
てリセット信号ＲＳを供給するインバータ１３が接続さ
れている。
【０００４】図３は、図２の動作を示す電圧波形図であ
り、この図を参照しつつ、図２の動作を説明する。な
お、図３中、Ｔはリセット時間、Ｖt はインバータ１３
の閾値電圧である。図２の回路に電源を投入すると、電
源電圧ＶＤＤが論理回路１及び抵抗１１に供給されると
共に、図示しない発振回路が動作して該発振回路から出
力されるクロック信号φが論理回路１に供給される。電
源電圧ＶＤＤの投入直後、コンデンサ１２は電荷を充電
していないので、“Ｌ”レベルにある。そのため、ノー
ドＮ１１が“Ｌ”レベルで、それがインバータ１３で反
転されて“Ｈ”レベルのリセット信号ＲＳが論理回路１
に供給される。これにより、論理回路１はリセット状態
となる。
り、この図を参照しつつ、図２の動作を説明する。な
お、図３中、Ｔはリセット時間、Ｖt はインバータ１３
の閾値電圧である。図２の回路に電源を投入すると、電
源電圧ＶＤＤが論理回路１及び抵抗１１に供給されると
共に、図示しない発振回路が動作して該発振回路から出
力されるクロック信号φが論理回路１に供給される。電
源電圧ＶＤＤの投入直後、コンデンサ１２は電荷を充電
していないので、“Ｌ”レベルにある。そのため、ノー
ドＮ１１が“Ｌ”レベルで、それがインバータ１３で反
転されて“Ｈ”レベルのリセット信号ＲＳが論理回路１
に供給される。これにより、論理回路１はリセット状態
となる。
【０００５】その後、コンデンサ１２は抵抗１１を通し
て充電されていき、ノードＮ１１の電位が上昇してい
く。ノードＮ１１の電位がインバータ１３の閾値電圧Ｖ
t を越えると、該インバータ１３から出力されるリセッ
ト信号ＲＳが“Ｌ”レベルとなり、論理回路１のリセッ
ト状態が解除される。電源投入からリセット信号ＲＳが
“Ｌ”レベルになって解除されるまでのリセット時間Ｔ
は、抵抗１１の抵抗値Ｒとコンデンサ１２の容量値Ｃと
の積（時定数）Ｒ・Ｃで決定される。なお、インバータ
１３は、論理回路１内に設けられることもある。
て充電されていき、ノードＮ１１の電位が上昇してい
く。ノードＮ１１の電位がインバータ１３の閾値電圧Ｖ
t を越えると、該インバータ１３から出力されるリセッ
ト信号ＲＳが“Ｌ”レベルとなり、論理回路１のリセッ
ト状態が解除される。電源投入からリセット信号ＲＳが
“Ｌ”レベルになって解除されるまでのリセット時間Ｔ
は、抵抗１１の抵抗値Ｒとコンデンサ１２の容量値Ｃと
の積（時定数）Ｒ・Ｃで決定される。なお、インバータ
１３は、論理回路１内に設けられることもある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、次のような課題があった。 （ａ） 図２のパワーオンリセット回路をＬＳＩ上で実
現しようとすると、抵抗値Ｒは数ＭΩ、容量値Ｃは０．
１μF オーダ程度の値が必要となる。特に、０．１μF
程度の容量値Ｃを得ようとすると、ＬＳＩ上では莫大な
面積を占め、他の回路の集積化の妨げになってしまう。 （ｂ） ＬＳＩ上に搭載される論理回路１は、内部また
は外部に設けられた発振回路から出力されるクロック信
号φにより動作する。そして、電源が投入されているに
もかかわらず、論理回路１にクロック信号φが入力され
ていないこともあり、そのような状態では該論理回路１
の内部回路が動作していない。このように、電源が投入
されているにもかかわらず、論理回路１にクロック信号
φが入力されていない状態において、従来の回路では論
理回路１のリセット状態が解除されてしまい、再びクロ
ック信号φを入力して該論理回路１を動作させようとし
た場合、新たに該論理回路１へのリセット動作（再リセ
ット）が必要であり、電源立上げ時のリセット操作が煩
雑になるという問題があった。本発明は、前記従来技術
が持っていた課題として、集積化の困難性と、クロック
信号φで動作する論理回路に対する再リセットの問題に
ついて解決したパワーオンリセット回路を提供するもの
である。
成の回路では、次のような課題があった。 （ａ） 図２のパワーオンリセット回路をＬＳＩ上で実
現しようとすると、抵抗値Ｒは数ＭΩ、容量値Ｃは０．
１μF オーダ程度の値が必要となる。特に、０．１μF
程度の容量値Ｃを得ようとすると、ＬＳＩ上では莫大な
面積を占め、他の回路の集積化の妨げになってしまう。 （ｂ） ＬＳＩ上に搭載される論理回路１は、内部また
は外部に設けられた発振回路から出力されるクロック信
号φにより動作する。そして、電源が投入されているに
もかかわらず、論理回路１にクロック信号φが入力され
ていないこともあり、そのような状態では該論理回路１
の内部回路が動作していない。このように、電源が投入
されているにもかかわらず、論理回路１にクロック信号
φが入力されていない状態において、従来の回路では論
理回路１のリセット状態が解除されてしまい、再びクロ
ック信号φを入力して該論理回路１を動作させようとし
た場合、新たに該論理回路１へのリセット動作（再リセ
ット）が必要であり、電源立上げ時のリセット操作が煩
雑になるという問題があった。本発明は、前記従来技術
が持っていた課題として、集積化の困難性と、クロック
信号φで動作する論理回路に対する再リセットの問題に
ついて解決したパワーオンリセット回路を提供するもの
である。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、発振回路から出力されるクロック信号で
動作する論理回路に対し、電源投入時に一定期間リセッ
ト信号を供給するパワーオンリセット信号において、電
源投入後に前記発振回路から出力されるクロック信号を
微分する微分回路と、前記クロック信号に基づき前記微
分回路の出力をサンプリングしてそれを保持するサンプ
ルホールド回路と、前記サンプルホールド回路の出力が
所定の閾値を越えると前記リセット信号を出力するリセ
ット信号生成回路とを、備えている。
決するために、発振回路から出力されるクロック信号で
動作する論理回路に対し、電源投入時に一定期間リセッ
ト信号を供給するパワーオンリセット信号において、電
源投入後に前記発振回路から出力されるクロック信号を
微分する微分回路と、前記クロック信号に基づき前記微
分回路の出力をサンプリングしてそれを保持するサンプ
ルホールド回路と、前記サンプルホールド回路の出力が
所定の閾値を越えると前記リセット信号を出力するリセ
ット信号生成回路とを、備えている。
【０００８】
【作用】本発明によれば、以上のようにパワーオンリセ
ット回路を構成したので、電源投入後、発振回路からク
ロック信号が出力されると、そのクロック信号が微分回
路で微分された後、その微分結果からサンプルホールド
回路によってパワー成分のみが取出される。このパワー
成分は、リセット信号生成回路でリセット信号に変換さ
れた後、一定期間、論理回路に供給されて該論理回路を
リセット状態にする。これにより、従来のような時定数
回路を省略でき、回路形成面積の削減化が図れ、さらに
クロック信号を検出してリセット状態を解除すること
で、論理回路に対するリセット動作の簡易化が図れる。
従って、前記課題を解決できるのである。
ット回路を構成したので、電源投入後、発振回路からク
ロック信号が出力されると、そのクロック信号が微分回
路で微分された後、その微分結果からサンプルホールド
回路によってパワー成分のみが取出される。このパワー
成分は、リセット信号生成回路でリセット信号に変換さ
れた後、一定期間、論理回路に供給されて該論理回路を
リセット状態にする。これにより、従来のような時定数
回路を省略でき、回路形成面積の削減化が図れ、さらに
クロック信号を検出してリセット状態を解除すること
で、論理回路に対するリセット動作の簡易化が図れる。
従って、前記課題を解決できるのである。
【０００９】
【実施例】図１は、本発明の実施例を示すパワーオンリ
セット回路の回路図である。このパワーオンリセット回
路は、ＬＳＩ上に搭載され、電源電圧ＶＤＤの印加によ
って動作する水晶発振回路２０から出力されるクロック
信号φに基づき論理動作を行うフリップフロップ等の論
理回路２１に対し、電源投入時の一定時間の間、リセッ
ト信号ＲＳを供給する回路である。水晶発振回路２０の
出力側には、信号反転用のインバータ３０，３１が接続
され、その出力側に、微分回路４０、サンプルホールド
回路５０、及び所定の閾値電圧Ｖt を持つリセット信号
生成回路（例えば、インバータ）６０が順に縦続接続さ
れている。
セット回路の回路図である。このパワーオンリセット回
路は、ＬＳＩ上に搭載され、電源電圧ＶＤＤの印加によ
って動作する水晶発振回路２０から出力されるクロック
信号φに基づき論理動作を行うフリップフロップ等の論
理回路２１に対し、電源投入時の一定時間の間、リセッ
ト信号ＲＳを供給する回路である。水晶発振回路２０の
出力側には、信号反転用のインバータ３０，３１が接続
され、その出力側に、微分回路４０、サンプルホールド
回路５０、及び所定の閾値電圧Ｖt を持つリセット信号
生成回路（例えば、インバータ）６０が順に縦続接続さ
れている。
【００１０】インバータ３１の出力側に接続された微分
回路４０は、インバータ３１の出力を微分してその微分
結果を出力側ノードＮ４３からサンプルホールド回路５
０へ出力する回路である。この微分回路４０は、時定数
回路を構成するコンデンサ４１及びバイアス抵抗用Ｎチ
ャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
４２と、クランプ用ダイオード４３とを、備えている。
インバータ３１の出力側は、コンデンサ４１を介して出
力側ノードＮ４３に接続されている。出力側ノードＮ４
３には、ＮＭＯＳ４２のドレイン及びダイオード４３の
Ｎ側が接続されている。ＮＭＯＳ４２のゲートは電源電
位ＶＤＤに接続され、そのソースがグランドＧＮＤに接
続されている。ダイオード４３のＰ側は、ＧＮＤに接続
されている。
回路４０は、インバータ３１の出力を微分してその微分
結果を出力側ノードＮ４３からサンプルホールド回路５
０へ出力する回路である。この微分回路４０は、時定数
回路を構成するコンデンサ４１及びバイアス抵抗用Ｎチ
ャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）
４２と、クランプ用ダイオード４３とを、備えている。
インバータ３１の出力側は、コンデンサ４１を介して出
力側ノードＮ４３に接続されている。出力側ノードＮ４
３には、ＮＭＯＳ４２のドレイン及びダイオード４３の
Ｎ側が接続されている。ＮＭＯＳ４２のゲートは電源電
位ＶＤＤに接続され、そのソースがグランドＧＮＤに接
続されている。ダイオード４３のＰ側は、ＧＮＤに接続
されている。
【００１１】出力側ノードＮ４３に接続されたサンプル
ホールド回路５０は、インバータ３０，３１の出力に基
づき微分回路４０の出力をサンプリングしてそれを保持
する回路である。このサンプルホールド回路５０は、イ
ンバータ３０の出力によってオン，オフ動作するＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５
１ａ及びインバータ３１の出力によってオン，オフ動作
するＮＭＯＳ５１ｂからなるサンプリング用のアナログ
スイッチ５１と、積分回路を構成するコンデンサ５２及
びバイアス抵抗用のＮＭＯＳ５３とを、備えている。出
力側ノードＮ４３は、アナログスイッチ５１を介して出
力側ノードＮ５３に接続され、該出力側ノードＮ５３
が、コンデンサ５２を介してＧＮＤに接続されると共
に、ＮＭＯＳ５３のドレイン・ソースを介してＧＮＤへ
接続されている。ＮＭＯＳ５３のゲートは、電源電圧Ｖ
ＤＤに接続されている。
ホールド回路５０は、インバータ３０，３１の出力に基
づき微分回路４０の出力をサンプリングしてそれを保持
する回路である。このサンプルホールド回路５０は、イ
ンバータ３０の出力によってオン，オフ動作するＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５
１ａ及びインバータ３１の出力によってオン，オフ動作
するＮＭＯＳ５１ｂからなるサンプリング用のアナログ
スイッチ５１と、積分回路を構成するコンデンサ５２及
びバイアス抵抗用のＮＭＯＳ５３とを、備えている。出
力側ノードＮ４３は、アナログスイッチ５１を介して出
力側ノードＮ５３に接続され、該出力側ノードＮ５３
が、コンデンサ５２を介してＧＮＤに接続されると共
に、ＮＭＯＳ５３のドレイン・ソースを介してＧＮＤへ
接続されている。ＮＭＯＳ５３のゲートは、電源電圧Ｖ
ＤＤに接続されている。
【００１２】サンプルホールド回路５０の出力側ノード
Ｎ５３に接続されたインバータ６０は、サンプルホール
ド回路５０の出力をリセット信号ＲＳに変換して論理回
路２１に与える回路である。図４は、図１の動作を示す
電圧波形図であり、この図を参照しつつ、図１の動作を
説明する。なお、図４中、Ｔ１，Ｔ２は時間、Ｖt はイ
ンバータ６０の閾値電圧、αはダイオード４３の電圧降
下分である。
Ｎ５３に接続されたインバータ６０は、サンプルホール
ド回路５０の出力をリセット信号ＲＳに変換して論理回
路２１に与える回路である。図４は、図１の動作を示す
電圧波形図であり、この図を参照しつつ、図１の動作を
説明する。なお、図４中、Ｔ１，Ｔ２は時間、Ｖt はイ
ンバータ６０の閾値電圧、αはダイオード４３の電圧降
下分である。
【００１３】図１の回路に電源電圧ＶＤＤを投入する
と、水晶発振回路２０が動作を開始して時間Ｔ１（例え
ば、数mS）経過後、クロック信号φを出力する。微分回
路４０では、電源電圧ＶＤＤの投入後からクロック信号
φが出力されるまでの時間Ｔ１において、常時オン状態
のＮＭＯＳ４２によって出力側ノードＮ４３がＧＮＤ電
位となる。電源投入後から時間Ｔ１が経過すると、クロ
ック信号φが出力される。このクロック信号φは、イン
バータ３０で反転され、その反転信号によってアナログ
スイッチ５１のＰＭＯＳ５１ａがオン，オフ動作すると
共に、該インバータ３０の出力がインバータ３１で反転
され、その反転信号が微分回路４０に入力され、さらに
該アナログスイッチ５１のＰＭＯＳ５１ｂに送られる。
ＰＭＯＳ５１ｂは、インバータ３１の出力によってオ
ン，オフ動作を行う。
と、水晶発振回路２０が動作を開始して時間Ｔ１（例え
ば、数mS）経過後、クロック信号φを出力する。微分回
路４０では、電源電圧ＶＤＤの投入後からクロック信号
φが出力されるまでの時間Ｔ１において、常時オン状態
のＮＭＯＳ４２によって出力側ノードＮ４３がＧＮＤ電
位となる。電源投入後から時間Ｔ１が経過すると、クロ
ック信号φが出力される。このクロック信号φは、イン
バータ３０で反転され、その反転信号によってアナログ
スイッチ５１のＰＭＯＳ５１ａがオン，オフ動作すると
共に、該インバータ３０の出力がインバータ３１で反転
され、その反転信号が微分回路４０に入力され、さらに
該アナログスイッチ５１のＰＭＯＳ５１ｂに送られる。
ＰＭＯＳ５１ｂは、インバータ３１の出力によってオ
ン，オフ動作を行う。
【００１４】微分回路４０では、コンデンサ４１及びＮ
ＭＯＳ４２によってインバータ３１の出力を微分し、そ
の微分結果をダイオード４３でクランプする。出力側ノ
ードＮ４３から出力される微分回路４０の出力信号は、
最高電位が約ＶＤＤ／２となり、最低電位はダイオード
４３の電圧降下分αによってＧＮＤ−α（例えば、α＝
０．６Ｖ）の電位のパルス信号となり、サンプルホール
ド回路５０へ送られる。
ＭＯＳ４２によってインバータ３１の出力を微分し、そ
の微分結果をダイオード４３でクランプする。出力側ノ
ードＮ４３から出力される微分回路４０の出力信号は、
最高電位が約ＶＤＤ／２となり、最低電位はダイオード
４３の電圧降下分αによってＧＮＤ−α（例えば、α＝
０．６Ｖ）の電位のパルス信号となり、サンプルホール
ド回路５０へ送られる。
【００１５】サンプルホールド回路５０では、電源電位
ＶＤＤの投入後、クロック信号φが動作していない期間
では、常時オン状態のＮＭＯＳ５３によってＧＮＤ電位
が出力側ノードＮ５３から出力される。その後、クロッ
ク信号φが動作を始め、微分回路４０の出力が動作を始
めると、クロック信号φがＶＤＤレベルのときにアナロ
グスイッチ５１が導通状態となり、微分回路４０の出力
をサンプリングし、コンデンサ５２に電荷をチャージ
（充電）する。クロック信号φがＧＮＤ電位のときは、
アナログスイッチ５１が非導通状態となるため、コンデ
ンサ５２の蓄積電荷が保持され、ホールド状態となる。
そして、サンプルホールド回路５０によってサンプルホ
ールド処理され、アナログスイッチ５１のオン抵抗とコ
ンデンサ５２によって決まる時定数で、サンプルホール
ド回路５０の出力側ノードＮ５３の電位が立上がる。
ＶＤＤの投入後、クロック信号φが動作していない期間
では、常時オン状態のＮＭＯＳ５３によってＧＮＤ電位
が出力側ノードＮ５３から出力される。その後、クロッ
ク信号φが動作を始め、微分回路４０の出力が動作を始
めると、クロック信号φがＶＤＤレベルのときにアナロ
グスイッチ５１が導通状態となり、微分回路４０の出力
をサンプリングし、コンデンサ５２に電荷をチャージ
（充電）する。クロック信号φがＧＮＤ電位のときは、
アナログスイッチ５１が非導通状態となるため、コンデ
ンサ５２の蓄積電荷が保持され、ホールド状態となる。
そして、サンプルホールド回路５０によってサンプルホ
ールド処理され、アナログスイッチ５１のオン抵抗とコ
ンデンサ５２によって決まる時定数で、サンプルホール
ド回路５０の出力側ノードＮ５３の電位が立上がる。
【００１６】サンプルホールド回路５０の出力側ノード
Ｎ５３から出力される信号は、インバータ６０で反転さ
れてリセット信号ＲＳの形で論理回路２１へ送られる。
このリセット信号ＲＳは、電源電圧ＶＤＤの投入後、サ
ンプルホールド回路５０の出力側ノードＮ５３の電位が
インバータ６０の閾値電圧Ｖt より低いときは“Ｈ”レ
ベルとなる。そして、微分回路４０の出力が動作し、サ
ンプルホールド回路５０の出力側ノードＮ５３の電位が
上昇して時間Ｔ２経過後にインバータ６０の閾値電圧Ｖ
t を越えると、“Ｌ”レベルとなる。このように、論理
回路２１に入力されるリセット信号ＲＳは、電源電圧Ｖ
ＤＤの投入後、時間（Ｔ１＋Ｔ２）の間、“Ｈ”レベル
となり、その後、クロック信号φが動作状態にあるとき
は“Ｌ”レベルとなる。
Ｎ５３から出力される信号は、インバータ６０で反転さ
れてリセット信号ＲＳの形で論理回路２１へ送られる。
このリセット信号ＲＳは、電源電圧ＶＤＤの投入後、サ
ンプルホールド回路５０の出力側ノードＮ５３の電位が
インバータ６０の閾値電圧Ｖt より低いときは“Ｈ”レ
ベルとなる。そして、微分回路４０の出力が動作し、サ
ンプルホールド回路５０の出力側ノードＮ５３の電位が
上昇して時間Ｔ２経過後にインバータ６０の閾値電圧Ｖ
t を越えると、“Ｌ”レベルとなる。このように、論理
回路２１に入力されるリセット信号ＲＳは、電源電圧Ｖ
ＤＤの投入後、時間（Ｔ１＋Ｔ２）の間、“Ｈ”レベル
となり、その後、クロック信号φが動作状態にあるとき
は“Ｌ”レベルとなる。
【００１７】次に、本実施例の回路規模等について説明
する。一般的に、論理回路２１に入力されるリセット信
号ＲＳのリセット時間は、電源電圧ＶＤＤの投入後、数
mS程度が必要である。本実施例において、電源電圧ＶＤ
Ｄの投入後、水晶発振回路２０のクロック信号φが出力
されるまでの時間Ｔ１は、該水晶発振回路２０の回路構
成にもよるが、一般的にはＴ１＝数mS〜数十mSである。
そのため、微分回路４０の後段のサンプルホールド回路
５０内のコンデンサ５２及びＮＭＯＳ５３による時定数
の時間Ｔ２は、時間Ｔ１に比べて小さくてもよい。よっ
て、微分回路４０及びサンプルホールド回路５０内のコ
ンデンサ４１，５２の容量値は、数pF〜数十pF程度で実
現できる。
する。一般的に、論理回路２１に入力されるリセット信
号ＲＳのリセット時間は、電源電圧ＶＤＤの投入後、数
mS程度が必要である。本実施例において、電源電圧ＶＤ
Ｄの投入後、水晶発振回路２０のクロック信号φが出力
されるまでの時間Ｔ１は、該水晶発振回路２０の回路構
成にもよるが、一般的にはＴ１＝数mS〜数十mSである。
そのため、微分回路４０の後段のサンプルホールド回路
５０内のコンデンサ５２及びＮＭＯＳ５３による時定数
の時間Ｔ２は、時間Ｔ１に比べて小さくてもよい。よっ
て、微分回路４０及びサンプルホールド回路５０内のコ
ンデンサ４１，５２の容量値は、数pF〜数十pF程度で実
現できる。
【００１８】次に、電源電圧ＶＤＤが投入されているに
もかかわらず、何等かの理由によって水晶発振回路２０
からクロック信号φが供給されない場合を考える。この
場合、ＮＭＯＳ４２によって微分回路４０の出力側ノー
ドＮ４３が“Ｌ”レベルになると共に、ＮＭＯＳ５３に
よってサンプルホールド回路５０の出力側ノードＮ５３
が“Ｌ”レベルとなる。そのため、出力側ノードＮ５３
の電位がインバータ６０で反転され、該インバータ６０
から“Ｈ”レベルのリセット信号ＲＳが出力されて論理
回路２１がリセット状態となる。
もかかわらず、何等かの理由によって水晶発振回路２０
からクロック信号φが供給されない場合を考える。この
場合、ＮＭＯＳ４２によって微分回路４０の出力側ノー
ドＮ４３が“Ｌ”レベルになると共に、ＮＭＯＳ５３に
よってサンプルホールド回路５０の出力側ノードＮ５３
が“Ｌ”レベルとなる。そのため、出力側ノードＮ５３
の電位がインバータ６０で反転され、該インバータ６０
から“Ｈ”レベルのリセット信号ＲＳが出力されて論理
回路２１がリセット状態となる。
【００１９】以上のように、本実施例では次のような利
点がある。 （ｉ） 水晶発振回路２０から出力されるクロック信号
φを検出してリセット信号ＲＳを生成しているので、従
来のような抵抗１１及びコンデンサ１２による時定数回
路を必要とせず、従来に比べてコンデンサ４１，５２の
容量値を大幅に減少できる。従って、回路規模（回路形
成面積）を大幅に削減でき、それによって容易にＬＳＩ
化できる。 （ii） 水晶発振回路２０から出力されるクロック信号
φを検出してリセット信号ＲＳを生成しているので、電
源電圧ＶＤＤが投入された状態でクロック信号φが供給
されていないとき、論理回路２１をリセット状態にでき
る。そのため、クロック信号φの有無のみで論理回路２
１のリセット状態を制御でき、再びクロック信号φを入
力して該論理回路２１を動作させようとした場合、新た
に該論理回路２１へのリセット動作を行わずに、該論理
回路２１を的確に動作させることができる。従って、論
理回路２１に対するリセット動作を簡易化できる。
点がある。 （ｉ） 水晶発振回路２０から出力されるクロック信号
φを検出してリセット信号ＲＳを生成しているので、従
来のような抵抗１１及びコンデンサ１２による時定数回
路を必要とせず、従来に比べてコンデンサ４１，５２の
容量値を大幅に減少できる。従って、回路規模（回路形
成面積）を大幅に削減でき、それによって容易にＬＳＩ
化できる。 （ii） 水晶発振回路２０から出力されるクロック信号
φを検出してリセット信号ＲＳを生成しているので、電
源電圧ＶＤＤが投入された状態でクロック信号φが供給
されていないとき、論理回路２１をリセット状態にでき
る。そのため、クロック信号φの有無のみで論理回路２
１のリセット状態を制御でき、再びクロック信号φを入
力して該論理回路２１を動作させようとした場合、新た
に該論理回路２１へのリセット動作を行わずに、該論理
回路２１を的確に動作させることができる。従って、論
理回路２１に対するリセット動作を簡易化できる。
【００２０】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、図１のインバータ６
０を、所定の閾値電圧Ｖt を持つゲート等の他のリセッ
ト信号生成回路で構成したり、あるいはそのリセット信
号生成回路を、論理回路２１内に設けてもよい。また、
水晶発振回路２０を他の発振回路で構成したり、あるい
は微分回路４０やサンプルホールド回路５０を、図示以
外の回路で構成してもよい。
種々の変形が可能である。例えば、図１のインバータ６
０を、所定の閾値電圧Ｖt を持つゲート等の他のリセッ
ト信号生成回路で構成したり、あるいはそのリセット信
号生成回路を、論理回路２１内に設けてもよい。また、
水晶発振回路２０を他の発振回路で構成したり、あるい
は微分回路４０やサンプルホールド回路５０を、図示以
外の回路で構成してもよい。
【００２１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、微分回路及びサンプルホールド回路によって発振
回路から出力されるクロック信号を検出し、その検出信
号からリセット信号生成回路によってリセット信号を生
成し、該リセット信号を一定期間、論理回路に供給する
ようにしている。そのため、従来のような時定数回路を
必要としないので、回路規模（回路形成面積）を大幅に
減少でき、容易に集積化できる。さらに、発振回路から
出力されるクロック信号を検出してリセット信号を生成
しているので、電源が投入された状態でクロック信号が
供給されていないとき、論理回路をリセット状態にでき
る。よって、クロック信号の有無のみで論理回路のリセ
ット状態を制御でき、再びクロック信号を入力して該論
理回路を動作させようとした場合、新たに該論理回路へ
のリセット動作をせずに該論理回路を的確に動作させる
ことができ、該リセット動作を簡易化できる。
れば、微分回路及びサンプルホールド回路によって発振
回路から出力されるクロック信号を検出し、その検出信
号からリセット信号生成回路によってリセット信号を生
成し、該リセット信号を一定期間、論理回路に供給する
ようにしている。そのため、従来のような時定数回路を
必要としないので、回路規模（回路形成面積）を大幅に
減少でき、容易に集積化できる。さらに、発振回路から
出力されるクロック信号を検出してリセット信号を生成
しているので、電源が投入された状態でクロック信号が
供給されていないとき、論理回路をリセット状態にでき
る。よって、クロック信号の有無のみで論理回路のリセ
ット状態を制御でき、再びクロック信号を入力して該論
理回路を動作させようとした場合、新たに該論理回路へ
のリセット動作をせずに該論理回路を的確に動作させる
ことができ、該リセット動作を簡易化できる。
【図１】本発明の実施例を示すパワーオンリセット回路
の回路図である。
の回路図である。
【図２】従来のパワーオンリセット回路の回路図であ
る。
る。
【図３】図２の動作を示す電圧波形図である。
【図４】図１の動作を示す電圧波形図である。
２０ 水晶発振回路 ２１ 論理回路 ４０ 微分回路 ５０ サンプルホールド回路 ６０ インバータ（リセット信号生成回
路） φ クロック信号 ＲＳ リセット信号 ＶＤＤ 電源電圧
路） φ クロック信号 ＲＳ リセット信号 ＶＤＤ 電源電圧
Claims (1)
- 【請求項１】 発振回路から出力されるクロック信号で
動作する論理回路に対し、電源投入時に一定期間リセッ
ト信号を供給するパワーオンリセット回路において、 電源投入後に前記発振回路から出力されるクロック信号
を微分する微分回路と、 前記クロック信号に基づき前記微分回路の出力をサンプ
リングしてそれを保持するサンプルホールド回路と、 前記サンプルホールド回路の出力が所定の閾値を越える
と前記リセット信号を出力するリセット信号生成回路と
を、 備えたことを特徴とするパワーオンリセット回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04062301A JP3088821B2 (ja) | 1992-03-18 | 1992-03-18 | パワーオンリセット回路 |
| US08/032,298 US5386152A (en) | 1992-03-18 | 1993-03-17 | Power-on reset circuit responsive to a clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04062301A JP3088821B2 (ja) | 1992-03-18 | 1992-03-18 | パワーオンリセット回路 |
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|---|---|
| JPH05268029A true JPH05268029A (ja) | 1993-10-15 |
| JP3088821B2 JP3088821B2 (ja) | 2000-09-18 |
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ID=13196174
Family Applications (1)
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|---|---|---|---|
| JP04062301A Expired - Fee Related JP3088821B2 (ja) | 1992-03-18 | 1992-03-18 | パワーオンリセット回路 |
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| JP (1) | JP3088821B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006070B2 (en) | 2001-06-04 | 2006-02-28 | Seiko Epson Corporation | Operational amplifier circuit, driving circuit, and driving method |
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| US5561389A (en) * | 1994-08-25 | 1996-10-01 | Advanced Micro Devices, Inc. | Clock conditioning circuit for microprocessor applications |
| US5467037A (en) * | 1994-11-21 | 1995-11-14 | International Business Machines Corporation | Reset generation circuit to reset self resetting CMOS circuits |
| JP3087653B2 (ja) * | 1996-05-24 | 2000-09-11 | 日本電気株式会社 | 半導体記憶装置 |
| KR100232219B1 (ko) * | 1996-10-24 | 1999-12-01 | 김영환 | 저전압 감지 회로 |
| EP0856893B1 (en) | 1996-12-31 | 2002-05-02 | STMicroelectronics, Inc. | Structure and device for selecting design options in an integrated circuit |
| KR100301368B1 (ko) | 1998-06-12 | 2001-10-27 | 윤종용 | 파워온리셋회로 |
| US6388479B1 (en) * | 2000-03-22 | 2002-05-14 | Cypress Semiconductor Corp. | Oscillator based power-on-reset circuit |
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| TWI244261B (en) * | 2004-11-25 | 2005-11-21 | Sunplus Technology Co Ltd | Power on reset circuit |
| CN100369378C (zh) * | 2004-12-06 | 2008-02-13 | 凌阳科技股份有限公司 | 低压重置电路 |
| US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
| US7830200B2 (en) * | 2006-01-17 | 2010-11-09 | Cypress Semiconductor Corporation | High voltage tolerant bias circuit with low voltage transistors |
| US7755419B2 (en) | 2006-01-17 | 2010-07-13 | Cypress Semiconductor Corporation | Low power beta multiplier start-up circuit and method |
| GB0709200D0 (en) * | 2007-05-12 | 2007-06-20 | Trw Ltd | Current measuring apparatus for use with electric motors |
| US9223365B2 (en) | 2013-03-16 | 2015-12-29 | Intel Corporation | Method and apparatus for controlled reset sequences without parallel fuses and PLL'S |
| FR3050050B1 (fr) * | 2016-04-11 | 2021-10-15 | Univ De Lille 1 | Neurone artificiel |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3040326C1 (de) * | 1980-10-25 | 1981-10-08 | Eurosil GmbH, 8000 München | Mikroprozessor mit Ruecksetz-Schaltanordnung |
| JPS57208733A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Preventing circuit for malfunction |
| US4434403A (en) * | 1981-08-24 | 1984-02-28 | Burroughs Corporation | Universal reset circuit for digital circuitry |
| JPS58116816A (ja) * | 1981-12-29 | 1983-07-12 | Tamura Electric Works Ltd | リセツト回路 |
| JPS5951624A (ja) * | 1982-09-18 | 1984-03-26 | Fujitsu Ten Ltd | 初期設定回路 |
| FR2616602B1 (fr) * | 1987-06-12 | 1989-10-13 | Thomson Semiconducteurs | Circuit de remise sous tension pour circuit integre en technologie mos |
| US5159217A (en) * | 1991-07-29 | 1992-10-27 | National Semiconductor Corporation | Brownout and power-up reset signal generator |
-
1992
- 1992-03-18 JP JP04062301A patent/JP3088821B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-17 US US08/032,298 patent/US5386152A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006070B2 (en) | 2001-06-04 | 2006-02-28 | Seiko Epson Corporation | Operational amplifier circuit, driving circuit, and driving method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5386152A (en) | 1995-01-31 |
| JP3088821B2 (ja) | 2000-09-18 |
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