JPH05268042A - ソリッドステートリレー - Google Patents
ソリッドステートリレーInfo
- Publication number
- JPH05268042A JPH05268042A JP6158692A JP6158692A JPH05268042A JP H05268042 A JPH05268042 A JP H05268042A JP 6158692 A JP6158692 A JP 6158692A JP 6158692 A JP6158692 A JP 6158692A JP H05268042 A JPH05268042 A JP H05268042A
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- JP
- Japan
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- diode
- thyristor
- gate
- electrode
- state relay
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Abstract
(57)【要約】
【目的】低入力容量の高周波用ＭＯＳＦＥＴを用いたソ
リッドステートリレーの高速駆動を可能にするとともに
小型化を実現することにある。 【構成】光起電力素子３のアノード・カソード間に第３
のダイオード９を接続する。入力端子に印加された電圧
が低下し、発光ダイオード２が下がり始めたとき、ＭＯ
ＳＦＥＴ７の入力容量が小さいと、サイリスタ６とダイ
オード４，５で構成される放電回路が動作しないまま、
徐々にＭＯＳＦＥＴ７はＯＦＦし、動作は大幅に遅くな
る。このため、ダイオード９を設けてリーク電流を生じ
させ、放電回路を動作させることにより、低入力容量の
高周波用ＭＯＳＦＥＴ７を駆動する。
リッドステートリレーの高速駆動を可能にするとともに
小型化を実現することにある。 【構成】光起電力素子３のアノード・カソード間に第３
のダイオード９を接続する。入力端子に印加された電圧
が低下し、発光ダイオード２が下がり始めたとき、ＭＯ
ＳＦＥＴ７の入力容量が小さいと、サイリスタ６とダイ
オード４，５で構成される放電回路が動作しないまま、
徐々にＭＯＳＦＥＴ７はＯＦＦし、動作は大幅に遅くな
る。このため、ダイオード９を設けてリーク電流を生じ
させ、放電回路を動作させることにより、低入力容量の
高周波用ＭＯＳＦＥＴ７を駆動する。
Description
【０００１】
【産業上の利用分野】本発明は機械的な可動部を持たず
に電気機械的なリレーの作用と同じ機能を発揮する光結
合型のソリッドステートリレーに関し、特にＲＦ信号や
ビデオ信号などの高周波の信号を制御するソリッドステ
ートリレーに関する。
に電気機械的なリレーの作用と同じ機能を発揮する光結
合型のソリッドステートリレーに関し、特にＲＦ信号や
ビデオ信号などの高周波の信号を制御するソリッドステ
ートリレーに関する。
【０００２】
【従来の技術】従来、かかるソリッドステートリレーは
発光ダイオードと光結合素子および出力段のＭＯＳＦＥ
Ｔ等を備えて構成されている。
発光ダイオードと光結合素子および出力段のＭＯＳＦＥ
Ｔ等を備えて構成されている。
【０００３】図５は従来の一例を示すソリッドステート
リレーの回路図である。図５に示すように、従来のソリ
ッドステートリレーは入力端子１，１Ａ間に印加した電
圧により発光ダイオード２を点灯し、この発光した光に
より複数個のフォトダイオード１０を縦続接続してなる
光起電力素子３に起電力を発生させる。この光起電力素
子３の両端のアノード電極およびカソード電極間にはサ
イリスタ６の両端がそれぞれ第１のダイオード４及び第
２のダイオード５を介して接続されている。また、光起
電力素子３のアノード電極と第１のダイオード４のアノ
ード電極の接続点には、サイリスタ６のＮ極ゲートを接
続し、同様に光起電力素子３のカソード電極と第２のダ
イオード５のカソード電極との接続点には、サイリスタ
６のＰ極ゲートを接続している。そして、サイリスタ６
のアノード電極（以下、電極を省略する）とカソードと
はそれぞれ２つのエンハンスメント形ＤＭＯＳＦＥＴ７
のゲート７ａとバックゲート７ｂとに接続されており、
これらＭＯＳＦＥＴ７がオンすることにより、ドレイン
電極７ｃ−７ｃに接続された出力端子８，８Ａ間の負荷
を閉じる。
リレーの回路図である。図５に示すように、従来のソリ
ッドステートリレーは入力端子１，１Ａ間に印加した電
圧により発光ダイオード２を点灯し、この発光した光に
より複数個のフォトダイオード１０を縦続接続してなる
光起電力素子３に起電力を発生させる。この光起電力素
子３の両端のアノード電極およびカソード電極間にはサ
イリスタ６の両端がそれぞれ第１のダイオード４及び第
２のダイオード５を介して接続されている。また、光起
電力素子３のアノード電極と第１のダイオード４のアノ
ード電極の接続点には、サイリスタ６のＮ極ゲートを接
続し、同様に光起電力素子３のカソード電極と第２のダ
イオード５のカソード電極との接続点には、サイリスタ
６のＰ極ゲートを接続している。そして、サイリスタ６
のアノード電極（以下、電極を省略する）とカソードと
はそれぞれ２つのエンハンスメント形ＤＭＯＳＦＥＴ７
のゲート７ａとバックゲート７ｂとに接続されており、
これらＭＯＳＦＥＴ７がオンすることにより、ドレイン
電極７ｃ−７ｃに接続された出力端子８，８Ａ間の負荷
を閉じる。
【０００４】かかるソリッドステートリレーは、発光ダ
イオード２を点灯した状態でサイリスタ６がオフ状態で
あり、抵抗値が極めて高い。従って、光起電力素子３で
発生した起電力による電荷は第１のダイオード４および
第２のダイオード５を介して出力用ＤＭＯＳＦＥＴ７の
ゲート７ａに直ちに印加される。次に、入力端子１，１
Ａに印加されていた電圧が無くなり、発光ダイオード２
が消灯した場合、光起電力３の発生電圧は無くなるが、
ダイオード４，５およびサイリスタ６により出力用エン
ハンスメント型ＤＭＯＳＦＥＴ７のゲート電圧はそのま
ま保たれている。この状態で光起電力素子３は自己放電
により電圧が低下して行くので、まずダイオード４，５
がオフ状態になる。このため、サイリスタ６のＮ極ゲー
トおよびＰ極ゲートのインピーダンスは極めて高くな
り、極く僅かな電流でサイリスタ６をオンするようにな
る。更に電圧が低下すると、サイリスタ６のＮ極ゲート
あるいはＰ極ゲートが順方向にバイアスされる。このサ
イリスタ６のゲートの感度は極めて高いため、光起電力
素子３のわずかの自己放電電流によりサイリスタ６はオ
ンしている。更に、サイリスタ６は自己保持特性を持つ
ため、一度オンするとアノード・カソード間の電圧が１
Ｖ程度に下がるまでオン状態を保つ。このため、出力用
エンハンスメントＤＭＯＳＦＥＴ７のゲート７ａに蓄積
された電荷はサイリスタ６を通って速やかに放電され、
ＤＭＯＳＦＥＴ７はオフする。
イオード２を点灯した状態でサイリスタ６がオフ状態で
あり、抵抗値が極めて高い。従って、光起電力素子３で
発生した起電力による電荷は第１のダイオード４および
第２のダイオード５を介して出力用ＤＭＯＳＦＥＴ７の
ゲート７ａに直ちに印加される。次に、入力端子１，１
Ａに印加されていた電圧が無くなり、発光ダイオード２
が消灯した場合、光起電力３の発生電圧は無くなるが、
ダイオード４，５およびサイリスタ６により出力用エン
ハンスメント型ＤＭＯＳＦＥＴ７のゲート電圧はそのま
ま保たれている。この状態で光起電力素子３は自己放電
により電圧が低下して行くので、まずダイオード４，５
がオフ状態になる。このため、サイリスタ６のＮ極ゲー
トおよびＰ極ゲートのインピーダンスは極めて高くな
り、極く僅かな電流でサイリスタ６をオンするようにな
る。更に電圧が低下すると、サイリスタ６のＮ極ゲート
あるいはＰ極ゲートが順方向にバイアスされる。このサ
イリスタ６のゲートの感度は極めて高いため、光起電力
素子３のわずかの自己放電電流によりサイリスタ６はオ
ンしている。更に、サイリスタ６は自己保持特性を持つ
ため、一度オンするとアノード・カソード間の電圧が１
Ｖ程度に下がるまでオン状態を保つ。このため、出力用
エンハンスメントＤＭＯＳＦＥＴ７のゲート７ａに蓄積
された電荷はサイリスタ６を通って速やかに放電され、
ＤＭＯＳＦＥＴ７はオフする。
【０００５】
【発明が解決しようとする課題】上述した従来のソリッ
ドステートリレーは、ＲＦ信号やビデオ信号など高周波
の信号を制御する際に、アイソレーションロスが４０ｄ
Ｂ以上（１ＭＨｚ）となる低入力容量の高周波用ＭＯＳ
電界効果トランジスタを用いることが必要となる。
ドステートリレーは、ＲＦ信号やビデオ信号など高周波
の信号を制御する際に、アイソレーションロスが４０ｄ
Ｂ以上（１ＭＨｚ）となる低入力容量の高周波用ＭＯＳ
電界効果トランジスタを用いることが必要となる。
【０００６】しかるに、ソリッドステートリレーの放電
回路は光起電力素子３のアノード・カソード間電圧Ｖ１
とサイリスタ６のアノード・カソード間電圧Ｖ２がＶ
２〉Ｖ１の関係となった時に動作する。しかしながら、
発光ダイオード２が消灯して光起電力素子Ｖ１電圧が下
がり始めたとき、高周波用ＭＯＳ電界効果トランジスタ
は入力容量が小さい（Ｃｉｓｓ，１０ｐＦ程度）ため、
Ｖ２〉Ｖ１の条件が成立せず、放電回路が動作しないま
ま徐々にＭＯＳ電界効果トランジスタがＯＦＦする。従
って、電界効果トラジスタのスイッチング動作速度が大
幅に遅くなるという欠点がある。
回路は光起電力素子３のアノード・カソード間電圧Ｖ１
とサイリスタ６のアノード・カソード間電圧Ｖ２がＶ
２〉Ｖ１の関係となった時に動作する。しかしながら、
発光ダイオード２が消灯して光起電力素子Ｖ１電圧が下
がり始めたとき、高周波用ＭＯＳ電界効果トランジスタ
は入力容量が小さい（Ｃｉｓｓ，１０ｐＦ程度）ため、
Ｖ２〉Ｖ１の条件が成立せず、放電回路が動作しないま
ま徐々にＭＯＳ電界効果トランジスタがＯＦＦする。従
って、電界効果トラジスタのスイッチング動作速度が大
幅に遅くなるという欠点がある。
【０００７】本発明の目的は、かかる低入力容量の電界
効果トランジスタを用いることができ、スイッチング速
度の早い小型のソリッドステートリレーを提供すること
にある。
効果トランジスタを用いることができ、スイッチング速
度の早い小型のソリッドステートリレーを提供すること
にある。
【０００８】
【課題を解決するための手段】本発明のソリッドステー
トリレーは、半導体発光素子と、前記半導体発光素子か
らの光により起電力を発生するフォトダイオードを複数
個縦続接続した光起電力素子と、前記光起電力素子から
発生する電圧をゲートに印加することにより導通状態に
なるＭＯＳ電界効果トランジスタと、前記ＭＯＳ電界効
果トランジスタのゲート電極にアノード電極を接続し且
つバックゲート電極にカソード電極を接続するとともに
Ｎ極ゲートおよびＰ極ゲートをそれぞれ前記光起電力素
子のアノード電極およびカソード電極に接続したサイリ
スタと、前記サイリスタの前記Ｎ極ゲートにアノード電
極を接続し且つ前記サイリスタの前記アノード電極にカ
ソード電極を接続した第１のダイオードと、前記サイリ
スタの前記Ｐ極ゲートにカソード電極を接続し且つ前記
サイリスタの前記カソード電極にアノード電極を接続し
た第２のダイオードと、前記光起電力素子のアノード電
極およびカソード電極間に接続した第３のダイオードと
を有し、前記ＭＯＳ電界効果トランジスタを負荷回路の
開閉を行うスイッチング素子として用いて構成される。
トリレーは、半導体発光素子と、前記半導体発光素子か
らの光により起電力を発生するフォトダイオードを複数
個縦続接続した光起電力素子と、前記光起電力素子から
発生する電圧をゲートに印加することにより導通状態に
なるＭＯＳ電界効果トランジスタと、前記ＭＯＳ電界効
果トランジスタのゲート電極にアノード電極を接続し且
つバックゲート電極にカソード電極を接続するとともに
Ｎ極ゲートおよびＰ極ゲートをそれぞれ前記光起電力素
子のアノード電極およびカソード電極に接続したサイリ
スタと、前記サイリスタの前記Ｎ極ゲートにアノード電
極を接続し且つ前記サイリスタの前記アノード電極にカ
ソード電極を接続した第１のダイオードと、前記サイリ
スタの前記Ｐ極ゲートにカソード電極を接続し且つ前記
サイリスタの前記カソード電極にアノード電極を接続し
た第２のダイオードと、前記光起電力素子のアノード電
極およびカソード電極間に接続した第３のダイオードと
を有し、前記ＭＯＳ電界効果トランジスタを負荷回路の
開閉を行うスイッチング素子として用いて構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すソリッドス
テートリレーの回路図である。図１に示すように、本実
施例は前述した図５の従来例において、第３のダイオー
ド９を複数個のフォトダイオード１０を縦続接続した光
起電力素子３のアノード電極およびカソード電極間に接
続した構成になっている。その他の構成については図５
の回路と同様である。
て説明する。図１は本発明の一実施例を示すソリッドス
テートリレーの回路図である。図１に示すように、本実
施例は前述した図５の従来例において、第３のダイオー
ド９を複数個のフォトダイオード１０を縦続接続した光
起電力素子３のアノード電極およびカソード電極間に接
続した構成になっている。その他の構成については図５
の回路と同様である。
【００１０】まず、入力端子１，１Ａ間に入力電流が流
れ、発光ダイオード２が点灯すると、光起電力素子３の
両端に起電力が発生する。この電圧を高周波用エンハン
スメント型ＤＭＯＳＦＥＴ７のゲート７ａおよびバック
ゲート７ｂ間に印加し、高周波用エンハンスメント型Ｄ
ＭＯＳＦＥＴ７のドレイン電極７ｃ−７ｃ間をオンさせ
る。
れ、発光ダイオード２が点灯すると、光起電力素子３の
両端に起電力が発生する。この電圧を高周波用エンハン
スメント型ＤＭＯＳＦＥＴ７のゲート７ａおよびバック
ゲート７ｂ間に印加し、高周波用エンハンスメント型Ｄ
ＭＯＳＦＥＴ７のドレイン電極７ｃ−７ｃ間をオンさせ
る。
【００１１】次に、入力端子１，１Ａ間の入力電流を切
ると、発光ダイオード２の発光が止まり、光起電力素子
３の電圧が下がり始める。この電圧が下がり始めたと
き、光起電力素子３の両端電圧をすばやく低下させるた
め、光起電力素子３のアノード・カソード電極間に接続
されたダイオード９でリーク電流を生じさせることによ
り、低入力容量の高周波用エンハンスメント型ＤＭＯＳ
ＦＥＴ７のゲート・ソース間での低容量に充電された電
荷でダイオード４，５およびサイリスタ６からなる放電
回路を動作させることができ、前述した従来例のＯＦＦ
動作と同様に実現できる。また、かかるダイオード９は
逆バイアス時の逆方向飽和電流１０-7Ａ（アンペア）程
度に調整してある。
ると、発光ダイオード２の発光が止まり、光起電力素子
３の電圧が下がり始める。この電圧が下がり始めたと
き、光起電力素子３の両端電圧をすばやく低下させるた
め、光起電力素子３のアノード・カソード電極間に接続
されたダイオード９でリーク電流を生じさせることによ
り、低入力容量の高周波用エンハンスメント型ＤＭＯＳ
ＦＥＴ７のゲート・ソース間での低容量に充電された電
荷でダイオード４，５およびサイリスタ６からなる放電
回路を動作させることができ、前述した従来例のＯＦＦ
動作と同様に実現できる。また、かかるダイオード９は
逆バイアス時の逆方向飽和電流１０-7Ａ（アンペア）程
度に調整してある。
【００１２】図２は図１に示すリレーのチップ平面図で
ある。図２に示すように、このチップは図１における点
線で囲まれた駆動回路部分を１チップ化した例である。
このチップには、光起電力素子３と、高周波用エンハン
スメント型ＤＭＯＳＦＥＴ７のゲート・バックゲート間
に接続される配線用パット１２，１３と、放電回路を構
成するサイリスタ６，ダイオード４および５と、ダイオ
ード９とから成る。
ある。図２に示すように、このチップは図１における点
線で囲まれた駆動回路部分を１チップ化した例である。
このチップには、光起電力素子３と、高周波用エンハン
スメント型ＤＭＯＳＦＥＴ７のゲート・バックゲート間
に接続される配線用パット１２，１３と、放電回路を構
成するサイリスタ６，ダイオード４および５と、ダイオ
ード９とから成る。
【００１３】図３は図１に示すリレーをモールドパッケ
ージに組んだ状態の部分切り欠き斜視図である。図３に
示すように、チップをモールドパッケージ１４でモール
ドしたソリッドステートリレーは、銅あるいは鉄ニッケ
ルのリードフレーム１５のそれぞれ分離された内部リー
ド１６に、ＬＥＤ２と、図２の駆動回路素子と、２つの
高周波用エンハンスメント型ＤＭＯＳＦＥＴ７とをＡｇ
ペーストでマウントし、図１に示す回路の結線通りボン
ディングワイヤー１８でそれぞれの素子を接続したもの
である。
ージに組んだ状態の部分切り欠き斜視図である。図３に
示すように、チップをモールドパッケージ１４でモール
ドしたソリッドステートリレーは、銅あるいは鉄ニッケ
ルのリードフレーム１５のそれぞれ分離された内部リー
ド１６に、ＬＥＤ２と、図２の駆動回路素子と、２つの
高周波用エンハンスメント型ＤＭＯＳＦＥＴ７とをＡｇ
ペーストでマウントし、図１に示す回路の結線通りボン
ディングワイヤー１８でそれぞれの素子を接続したもの
である。
【００１４】図４は本発明の他の実施例を示すソリッド
ステートリレーの回路図である。図４に示すように、本
実施例は前述した図１の一実施例におけるダイオード９
をポリシリコンからなる高抵抗素子１１で置き換えたも
のである。すなわち、この高抵抗素子１１はダイオード
９と同様にリーク電流を生じさせるのに、数ＭΩの高抵
抗に設定している。従って、本実施例ではＬＥＤ２が消
灯した際に光起電力素子３の両端電圧の低下を高抵抗素
子１１で助け、前述した一実施例と同様に放電回路を動
作させることができる。
ステートリレーの回路図である。図４に示すように、本
実施例は前述した図１の一実施例におけるダイオード９
をポリシリコンからなる高抵抗素子１１で置き換えたも
のである。すなわち、この高抵抗素子１１はダイオード
９と同様にリーク電流を生じさせるのに、数ＭΩの高抵
抗に設定している。従って、本実施例ではＬＥＤ２が消
灯した際に光起電力素子３の両端電圧の低下を高抵抗素
子１１で助け、前述した一実施例と同様に放電回路を動
作させることができる。
【００１５】
【発明の効果】以上説明したように、本発明のソリッド
ステートリレーは、ダイオード又は高抵抗素子を光起電
力素子のアノード電極およびカソード電極間に接続する
ことにより、ＬＥＤが消灯した際に光起電力素子にリー
ク電流を生じさせることができるので、ゲート・ソース
間の低容量の高周波用ＭＯＳＦＥＴを駆動することがで
きるという効果がある。また、本発明はチップ占有面積
にほとんど影響せず容易に実現できるという効果もあ
る。
ステートリレーは、ダイオード又は高抵抗素子を光起電
力素子のアノード電極およびカソード電極間に接続する
ことにより、ＬＥＤが消灯した際に光起電力素子にリー
ク電流を生じさせることができるので、ゲート・ソース
間の低容量の高周波用ＭＯＳＦＥＴを駆動することがで
きるという効果がある。また、本発明はチップ占有面積
にほとんど影響せず容易に実現できるという効果もあ
る。
【図１】本発明の一実施例を示すソリッドステートリレ
ーの回路図である。
ーの回路図である。
【図２】図１に示すリレーのチップ平面図である。
【図３】図１に示すリレーをモールドパッケージに組込
んだ状態の部分切り欠き斜視図である。
んだ状態の部分切り欠き斜視図である。
【図４】本発明の他の実施例を示すソリッドステートリ
レーの回路図である。
レーの回路図である。
【図５】従来の一例を示すソリッドステートリレーの回
路図である。
路図である。
１，１Ａ 入力端子 ２ 発光ダイオード ３ 光起電力素子 ４，５，９ ダイオード ６ サイリスタ ７ 高周波用エンハンスメント型ＤＭＯＳＦＥＴ ８，８Ａ 出力端子 １０ フォトダイオード １１ 高抵抗素子 １２，１３ 配線用パッド １４ モールドパッケージ １５ リードフレーム １６ 内部リード １８ ボンディングワイヤ
Claims (2)
- 【請求項１】 半導体発光素子と、前記半導体発光素子
からの光により起電力を発生するフォトダイオードを複
数個縦続接続した光起電力素子と、前記光起電力素子か
ら発生する電圧をゲートに印加することにより導通状態
になるＭＯＳ電界効果トランジスタと、前記ＭＯＳ電界
効果トランジスタのゲート電極にアノード電極を接続し
且つバックゲート電極にカソード電極を接続するととも
にＮ極ゲートおよびＰ極ゲートをそれぞれ前記光起電力
素子のアノード電極およびカソード電極に接続したサイ
リスタと、前記サイリスタの前記Ｎ極ゲートにアノード
電極を接続し且つ前記サイリスタの前記アノード電極に
カソード電極を接続した第１のダイオードと、前記サイ
リスタの前記Ｐ極ゲートにカソード電極を接続し且つ前
記サイリスタの前記カソード電極にアノード電極を接続
した第２のダイオードと、前記光起電力素子のアノード
電極およびカソード電極間に接続した第３のダイオード
とを有し、前記ＭＯＳ電界効果トランジスタを負荷回路
の開閉を行うスイッチング素子として用いたことを特徴
とするソリッドステートリレー。 - 【請求項２】 前記第３のダイオードは、高抵抗素子で
置換した請求項１記載のソリッドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158692A JPH05268042A (ja) | 1992-03-18 | 1992-03-18 | ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158692A JPH05268042A (ja) | 1992-03-18 | 1992-03-18 | ソリッドステートリレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268042A true JPH05268042A (ja) | 1993-10-15 |
Family
ID=13175401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6158692A Withdrawn JPH05268042A (ja) | 1992-03-18 | 1992-03-18 | ソリッドステートリレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268042A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910169A3 (en) * | 1997-10-17 | 2000-12-06 | Nec Corporation | FET device for use in solid-state relay |
| JP2007281934A (ja) * | 2006-04-07 | 2007-10-25 | Nec Electronics Corp | 半導体リレー |
| US7893415B2 (en) | 2007-11-05 | 2011-02-22 | Renesas Electronics Corporation | Optical semiconductor relay device for reducing transient voltage between output terminals of the relay and maintaining high operation speed and low capacitance characteristics |
| CN106383544A (zh) * | 2016-11-29 | 2017-02-08 | 福建师范大学福清分校 | 交流24v开关具有电流隔离型的ssr控制器及其控制方法 |
| CN109672433A (zh) * | 2018-11-29 | 2019-04-23 | 杭州电子科技大学 | 一种具有短路保护的igbt高压直流固态继电器电路 |
| CN109672432A (zh) * | 2018-11-29 | 2019-04-23 | 杭州电子科技大学 | 一种具有短路保护的mosfet直流固态继电器电路 |
-
1992
- 1992-03-18 JP JP6158692A patent/JPH05268042A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0910169A3 (en) * | 1997-10-17 | 2000-12-06 | Nec Corporation | FET device for use in solid-state relay |
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| US7893415B2 (en) | 2007-11-05 | 2011-02-22 | Renesas Electronics Corporation | Optical semiconductor relay device for reducing transient voltage between output terminals of the relay and maintaining high operation speed and low capacitance characteristics |
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| CN109672433A (zh) * | 2018-11-29 | 2019-04-23 | 杭州电子科技大学 | 一种具有短路保护的igbt高压直流固态继电器电路 |
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