JPH05268065A - Ｃｍｏｓインバータ回路 - Google Patents
Ｃｍｏｓインバータ回路Info
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- JPH05268065A JPH05268065A JP4045111A JP4511192A JPH05268065A JP H05268065 A JPH05268065 A JP H05268065A JP 4045111 A JP4045111 A JP 4045111A JP 4511192 A JP4511192 A JP 4511192A JP H05268065 A JPH05268065 A JP H05268065A
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- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】集積回路の高集積化に伴なってスケーリング則
にのっとり電源電圧が低電圧化され、トランジスタのし
きい値も低下したとき発生する、カットオフ時の直流リ
ークを回路的工夫により防ぐ。 【構成】低しきい値のＰ−ＭＯＳＦＥＴ Ｐ1 とＮ−Ｍ
ＯＳＦＥＴ Ｎ1 とで構成されたＣＭＯＳインバータ回
路の、ドライバートランジスタＮ−ＭＯＳＦＥＴＮ1 と
接地線との間に、高しきい値のＮ−ＭＯＳＦＥＴ Ｎ2
を配置し、アクティブ時にハイ、スタンバイ時ロウとな
るコントロール信号φ0 で、このＮ−ＭＯＳＦＥＴ Ｎ
2 を駆動する。
にのっとり電源電圧が低電圧化され、トランジスタのし
きい値も低下したとき発生する、カットオフ時の直流リ
ークを回路的工夫により防ぐ。 【構成】低しきい値のＰ−ＭＯＳＦＥＴ Ｐ1 とＮ−Ｍ
ＯＳＦＥＴ Ｎ1 とで構成されたＣＭＯＳインバータ回
路の、ドライバートランジスタＮ−ＭＯＳＦＥＴＮ1 と
接地線との間に、高しきい値のＮ−ＭＯＳＦＥＴ Ｎ2
を配置し、アクティブ時にハイ、スタンバイ時ロウとな
るコントロール信号φ0 で、このＮ−ＭＯＳＦＥＴ Ｎ
2 を駆動する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳインバータ回路
に関し、特に、高速大規模集積回路に用いられるＣＭＯ
Ｓインバータ回路に関する。
に関し、特に、高速大規模集積回路に用いられるＣＭＯ
Ｓインバータ回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳインバータ回路は図２に
示すように、Ｐ−ＭＯＳＦＥＴ Ｐ1とＮ−ＭＯＳＦＥ
Ｔ Ｎ1 とからなり入力信号φ1 を逆相の出力信号φ2
に変換している。
示すように、Ｐ−ＭＯＳＦＥＴ Ｐ1とＮ−ＭＯＳＦＥ
Ｔ Ｎ1 とからなり入力信号φ1 を逆相の出力信号φ2
に変換している。
【０００３】
【発明が解決しようとする課題】近年集積化が進み、ト
ランジスタ素子の微細化が計られているが、スケーリン
グ則にのっとって電源電圧もそれに伴ない低電圧されつ
つある。実際にＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリー）では、１６メガビットレベルあたり
から、内部回路には、外部電源５．０Ｖ±１０％に対し
３〜４Ｖに降圧された内部電源が採用され始めている。
この傾向は今後ますます進むと予測され、２〜３Ｖで動
作する製品も近々登場する事になろう。この様にトラン
ジスタの電源電圧が低下しても、製品に要求されるスピ
ードは変わらないかむしろ高速化の傾向にある。この要
求を満足する為には、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦ
ＥＴのしきい値を従来よりも低くする必要がある。しか
し、しきい値をあまり低く設定すると、トランジスタ素
子、特にＮ−ＭＯＳＦＥＴに於けるサブスレッショルド
特性が悪化する。すなわち、トランジスタがカットオフ
状態にあっても直流的な微小リーク電流が流れてしま
う。このことはＤＲＡＭのスタンバイ電流を増大させる
事となり消費電力が小さいという切角のＣＭＯＳインバ
ータ回路の利点を甚だしく減ずる事になる。
ランジスタ素子の微細化が計られているが、スケーリン
グ則にのっとって電源電圧もそれに伴ない低電圧されつ
つある。実際にＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリー）では、１６メガビットレベルあたり
から、内部回路には、外部電源５．０Ｖ±１０％に対し
３〜４Ｖに降圧された内部電源が採用され始めている。
この傾向は今後ますます進むと予測され、２〜３Ｖで動
作する製品も近々登場する事になろう。この様にトラン
ジスタの電源電圧が低下しても、製品に要求されるスピ
ードは変わらないかむしろ高速化の傾向にある。この要
求を満足する為には、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦ
ＥＴのしきい値を従来よりも低くする必要がある。しか
し、しきい値をあまり低く設定すると、トランジスタ素
子、特にＮ−ＭＯＳＦＥＴに於けるサブスレッショルド
特性が悪化する。すなわち、トランジスタがカットオフ
状態にあっても直流的な微小リーク電流が流れてしま
う。このことはＤＲＡＭのスタンバイ電流を増大させる
事となり消費電力が小さいという切角のＣＭＯＳインバ
ータ回路の利点を甚だしく減ずる事になる。
【０００４】
【課題を解決するための手段】本発明のＣＭＯＳインバ
ータ回路は、ソースが高位電源線に接続されたＰチャン
ネル型ＭＯＳ電界効果トランジスタと、ドレインおよび
ゲートが前記Ｐチャンネル型ＭＯＳ電界効果トランジス
タのドレインおよびゲートにそれぞれ接続された第１の
Ｎチャンネル型ＭＯＳ電界効果トランジスタと、しきい
値電圧が前記第２のＮチャンネル型ＭＯＳ電界効果トラ
ンジスタのしきい値電圧よりも低くく、ドレインが前記
第１のＮチャンネル型ＭＯＳ電界効果トランジスタのソ
ースに接続され、ソースが低位電源線に接続された第２
のＮチャンネル型ＭＯＳ電界効果トランジスタとを含
み、前記Ｐチャンネル型ＭＯＳ電界効果トランジスタお
よび前記第１のＮチャンネル型ＭＯＳ電界効果トランジ
スタのゲートには第１の入力信号が入力され、前記第２
のＮチャンネル型ＭＯＳ電界効果トランジスタのゲート
には第２の信号が入力されるように構成されたことを特
徴としている。
ータ回路は、ソースが高位電源線に接続されたＰチャン
ネル型ＭＯＳ電界効果トランジスタと、ドレインおよび
ゲートが前記Ｐチャンネル型ＭＯＳ電界効果トランジス
タのドレインおよびゲートにそれぞれ接続された第１の
Ｎチャンネル型ＭＯＳ電界効果トランジスタと、しきい
値電圧が前記第２のＮチャンネル型ＭＯＳ電界効果トラ
ンジスタのしきい値電圧よりも低くく、ドレインが前記
第１のＮチャンネル型ＭＯＳ電界効果トランジスタのソ
ースに接続され、ソースが低位電源線に接続された第２
のＮチャンネル型ＭＯＳ電界効果トランジスタとを含
み、前記Ｐチャンネル型ＭＯＳ電界効果トランジスタお
よび前記第１のＮチャンネル型ＭＯＳ電界効果トランジ
スタのゲートには第１の入力信号が入力され、前記第２
のＮチャンネル型ＭＯＳ電界効果トランジスタのゲート
には第２の信号が入力されるように構成されたことを特
徴としている。
【０００５】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１（ａ）は本発明の一実施例のＣＭ
ＯＳインバータの回路図である。１は低電圧化された電
源線、２は接地線、Ｐ1 はＰ−ＭＯＳＦＥＴ、Ｎ1 は低
いしきい値（０．５Ｖ以下）を持つＮ−ＭＯＳＦＥＴ、
Ｎ2 は比較的高いしきい値（０．７Ｖ以下）を持つＮ−
ＭＯＳＦＥＴである。このＮ−ＭＯＳＦＥＴ Ｎ2 のゲ
ートには、アクティブ時にハイ、スタンバイ時にロウと
なる信号φ0 が入力されている。
照して説明する。図１（ａ）は本発明の一実施例のＣＭ
ＯＳインバータの回路図である。１は低電圧化された電
源線、２は接地線、Ｐ1 はＰ−ＭＯＳＦＥＴ、Ｎ1 は低
いしきい値（０．５Ｖ以下）を持つＮ−ＭＯＳＦＥＴ、
Ｎ2 は比較的高いしきい値（０．７Ｖ以下）を持つＮ−
ＭＯＳＦＥＴである。このＮ−ＭＯＳＦＥＴ Ｎ2 のゲ
ートには、アクティブ時にハイ、スタンバイ時にロウと
なる信号φ0 が入力されている。
【０００６】次に動作を詳細に説明する。図１（ｂ）
は、信号φ0 ，φ1 ，φ2 のタイムチャートである。デ
バイス自体がアクティブ状態になると、コントロール信
号φ0はロウレベルからハイレベルに切換わる。その後
内部回路が動き始め、内部入力信号φ1 がハイからロウ
或いはロウからハイへと切換わるのに伴なって、反転さ
れた内部出力信号φ2 が出力される。このとき、φ1 か
らφ2 への切換わり速度は、Ｐ−ＭＯＳＦＥＴ Ｐ1 の
低く設定されたしきい値と、Ｎ−ＭＯＳＦＥＴＮ1 の低
く設定されたしきい値とにより決定される。Ｎ−ＭＯＳ
ＦＥＴ Ｎ2 の高く設定されたしきい値は、このＮ−Ｍ
ＯＳＦＥＴがコントロール信号φ0 によりオン状態であ
るので速度には影響を及ぼさない。次に、デバイス自体
がスタンバイ状態になると、コントロール信号φ0 はハ
イからロウに切換わりＮ−ＭＯＳＦＥＴ Ｎ2 がカット
オフさせる。このとき、Ｎ−ＭＯＳＦＥＴ Ｎ1 のカッ
トオフ特性が悪く出力信号φ2 がハイで微小リークが発
生しても、Ｎ2 のカットオフ特性が十分良好であるの
で、直流リークはこのＮ−ＭＯＳＦＥＴ Ｎ2 で抑えら
れ問題とならない。
は、信号φ0 ，φ1 ，φ2 のタイムチャートである。デ
バイス自体がアクティブ状態になると、コントロール信
号φ0はロウレベルからハイレベルに切換わる。その後
内部回路が動き始め、内部入力信号φ1 がハイからロウ
或いはロウからハイへと切換わるのに伴なって、反転さ
れた内部出力信号φ2 が出力される。このとき、φ1 か
らφ2 への切換わり速度は、Ｐ−ＭＯＳＦＥＴ Ｐ1 の
低く設定されたしきい値と、Ｎ−ＭＯＳＦＥＴＮ1 の低
く設定されたしきい値とにより決定される。Ｎ−ＭＯＳ
ＦＥＴ Ｎ2 の高く設定されたしきい値は、このＮ−Ｍ
ＯＳＦＥＴがコントロール信号φ0 によりオン状態であ
るので速度には影響を及ぼさない。次に、デバイス自体
がスタンバイ状態になると、コントロール信号φ0 はハ
イからロウに切換わりＮ−ＭＯＳＦＥＴ Ｎ2 がカット
オフさせる。このとき、Ｎ−ＭＯＳＦＥＴ Ｎ1 のカッ
トオフ特性が悪く出力信号φ2 がハイで微小リークが発
生しても、Ｎ2 のカットオフ特性が十分良好であるの
で、直流リークはこのＮ−ＭＯＳＦＥＴ Ｎ2 で抑えら
れ問題とならない。
【０００７】
【発明の効果】以上説明したように、本発明は、低電圧
高速度用ＣＭＯＳインバータ回路を、スタンバイ電流特
性を悪化させる事なく実現するものである。低いしきい
値でのサブスレッショルド特性は物理現象であるので、
これを改善する事は非常に困難であるが、本発明は、高
いしきい値を持ちサブスレッショルド特性の良好なＮ−
ＭＯＳＦＥＴを組合せ、これをリーク電流のストッパと
するという簡単な回路的工夫によりそれを実現した。
高速度用ＣＭＯＳインバータ回路を、スタンバイ電流特
性を悪化させる事なく実現するものである。低いしきい
値でのサブスレッショルド特性は物理現象であるので、
これを改善する事は非常に困難であるが、本発明は、高
いしきい値を持ちサブスレッショルド特性の良好なＮ−
ＭＯＳＦＥＴを組合せ、これをリーク電流のストッパと
するという簡単な回路的工夫によりそれを実現した。
【図１】分図（ａ）は、本発明の一実施例の回路図であ
る。分図（ｂ）は、分図（ａ）に示す回路における各信
号の動作タイミングを示すタイミング図である。
る。分図（ｂ）は、分図（ａ）に示す回路における各信
号の動作タイミングを示すタイミング図である。
【図２】従来のＣＭＯＳインバータ回路の回路図であ
る。
る。
１ 電源線 ２ 接地線 Ｎ1 ，Ｎ2 Ｎ−ＭＯＳＦＥＴ Ｐ1 Ｐ−ＭＯＳＦＥＴ φ0 コントロール信号 φ1 入力信号 φ2 出力信号
Claims (1)
- 【請求項１】 ソースが高位電源線に接続されたＰチャ
ンネル型ＭＯＳ電界効果トランジスタと、 ドレインおよびゲートが前記Ｐチャンネル型ＭＯＳ電界
効果トランジスタのドレインおよびゲートにそれぞれ接
続された第１のＮチャンネル型ＭＯＳ電界効果トランジ
スタと、 しきい値電圧が前記第２のＮチャンネル型ＭＯＳ電界効
果トランジスタのしきい値電圧よりも低くく、ドレイン
が前記第１のＮチャンネル型ＭＯＳ電界効果トランジス
タのソースに接続され、ソースが低位電源線に接続され
た第２のＮチャンネル型ＭＯＳ電界効果トランジスタと
を含み、 前記Ｐチャンネル型ＭＯＳ電界効果トランジスタおよび
前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲートには第１の入力信号が入力され、 前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタ
のゲートには第２の信号が入力されるように構成された
ことを特徴とするＣＭＯＳインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045111A JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04045111A JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓインバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268065A true JPH05268065A (ja) | 1993-10-15 |
| JP3110129B2 JP3110129B2 (ja) | 2000-11-20 |
Family
ID=12710159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04045111A Expired - Lifetime JP3110129B2 (ja) | 1992-03-03 | 1992-03-03 | Ｃｍｏｓインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110129B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007182A1 (en) * | 1994-08-31 | 1996-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US5724297A (en) * | 1995-12-21 | 1998-03-03 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| DE19741178A1 (de) * | 1997-09-18 | 1998-12-17 | Siemens Ag | Logisches Gatter mit einem Inverter |
| EP0820147A3 (en) * | 1996-07-19 | 1999-07-21 | Texas Instruments Incorporated | A dynamic logic circuit |
| US5977799A (en) * | 1994-08-31 | 1999-11-02 | Oki Electric Industry Co., Ltd. | Decoding circuit for a storing circuit |
| US6229340B1 (en) | 1998-07-15 | 2001-05-08 | Nec Corporation | Semiconductor integrated circuit |
| US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
| KR100550143B1 (ko) * | 2002-07-15 | 2006-02-08 | 가부시끼가이샤 르네사스 테크놀로지 | 시모스 드라이버회로를 구비한 반도체장치 |
| US8716906B2 (en) | 2007-11-15 | 2014-05-06 | Fujitsu Limited | Electronic circuit device including a noise blocker |
-
1992
- 1992-03-03 JP JP04045111A patent/JP3110129B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977799A (en) * | 1994-08-31 | 1999-11-02 | Oki Electric Industry Co., Ltd. | Decoding circuit for a storing circuit |
| WO1996007182A1 (en) * | 1994-08-31 | 1996-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US6473354B2 (en) | 1995-12-21 | 2002-10-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| US5724297A (en) * | 1995-12-21 | 1998-03-03 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| US6498762B2 (en) | 1995-12-21 | 2002-12-24 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| US5926430A (en) * | 1995-12-21 | 1999-07-20 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| US6424586B1 (en) | 1995-12-21 | 2002-07-23 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating same |
| US6240035B1 (en) | 1995-12-21 | 2001-05-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| US6275440B2 (en) | 1995-12-21 | 2001-08-14 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| US6396761B2 (en) | 1995-12-21 | 2002-05-28 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of activating the same |
| EP0820147A3 (en) * | 1996-07-19 | 1999-07-21 | Texas Instruments Incorporated | A dynamic logic circuit |
| KR100484460B1 (ko) * | 1996-07-19 | 2005-09-08 | 텍사스 인스트루먼츠 인코포레이티드 | 상이한임계전압을갖는트랜지스터를사용하는동적논리회로 |
| DE19741178A1 (de) * | 1997-09-18 | 1998-12-17 | Siemens Ag | Logisches Gatter mit einem Inverter |
| US6229340B1 (en) | 1998-07-15 | 2001-05-08 | Nec Corporation | Semiconductor integrated circuit |
| US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
| KR100550143B1 (ko) * | 2002-07-15 | 2006-02-08 | 가부시끼가이샤 르네사스 테크놀로지 | 시모스 드라이버회로를 구비한 반도체장치 |
| US8716906B2 (en) | 2007-11-15 | 2014-05-06 | Fujitsu Limited | Electronic circuit device including a noise blocker |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3110129B2 (ja) | 2000-11-20 |
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