JPH04239221A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04239221A JPH04239221A JP3001888A JP188891A JPH04239221A JP H04239221 A JPH04239221 A JP H04239221A JP 3001888 A JP3001888 A JP 3001888A JP 188891 A JP188891 A JP 188891A JP H04239221 A JPH04239221 A JP H04239221A
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- JP
- Japan
- Prior art keywords
- source
- pmos transistor
- transistor
- nmos
- whose
- Prior art date
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にドミノ回路を形成する半導体集積回路に関する。
特にドミノ回路を形成する半導体集積回路に関する。
【０００２】
【従来の技術】従来のドミノ回路を形成する半導体集積
回路は、図２に示されるように、ＰＭＯＳトランジスタ
８と、信号入力端子５７および５８より入力される信号
１０１および１０２の入力に対応して動作するＮＭＯＳ
トランジスタ９および１０より成るＮＭＯＳ回路網１１
と、制御入力端子１０３より入力される制御信号１０７
を介して動作するＮＭＯＳトランジスタ１２と、ダイナ
ミック・ノード２０２のレベルを入力とするインバータ
１３とを備えて構成される。
回路は、図２に示されるように、ＰＭＯＳトランジスタ
８と、信号入力端子５７および５８より入力される信号
１０１および１０２の入力に対応して動作するＮＭＯＳ
トランジスタ９および１０より成るＮＭＯＳ回路網１１
と、制御入力端子１０３より入力される制御信号１０７
を介して動作するＮＭＯＳトランジスタ１２と、ダイナ
ミック・ノード２０２のレベルを入力とするインバータ
１３とを備えて構成される。
【０００３】図２において、始めに、信号入力端子５７
および５８と、制御入力端子５９には、それぞれＬＯＷ
レベルの信号が入力されているものとする。その時、電
源端子６１からは、ＰＭＯＳトランジスタ８を介してＨ
ＩＧＨレベルの信号が供給され、ダイナミック・ノード
２０２に出力される。この場合、このＨＩＧＨレベルの
信号は、回路の寄生容量にチャージされる。次に、制御
信号入力端子５９にＨＩＧＨレベルの信号が入力される
と、ＰＭＯＳトランジスタ８がＯＦＦとなり、電源端子
６１からＰＭＯＳトランジスタ８を介して供給されてい
たＨＩＧＨレベルの信号は供給されなくなるが、寄生容
量にチャージされていた信号により、ダイナミック・ノ
ード２０２におけるレベルはＨＩＧＨレベルに維持され
、インバータ１３を介して、信号出力端子６０からは、
ＬＯＷレべルの信号が、引続き出力される。
および５８と、制御入力端子５９には、それぞれＬＯＷ
レベルの信号が入力されているものとする。その時、電
源端子６１からは、ＰＭＯＳトランジスタ８を介してＨ
ＩＧＨレベルの信号が供給され、ダイナミック・ノード
２０２に出力される。この場合、このＨＩＧＨレベルの
信号は、回路の寄生容量にチャージされる。次に、制御
信号入力端子５９にＨＩＧＨレベルの信号が入力される
と、ＰＭＯＳトランジスタ８がＯＦＦとなり、電源端子
６１からＰＭＯＳトランジスタ８を介して供給されてい
たＨＩＧＨレベルの信号は供給されなくなるが、寄生容
量にチャージされていた信号により、ダイナミック・ノ
ード２０２におけるレベルはＨＩＧＨレベルに維持され
、インバータ１３を介して、信号出力端子６０からは、
ＬＯＷレべルの信号が、引続き出力される。
【０００４】
【発明が解決しようとする課題】上述した従来のドミノ
回路を形成する半導体集積回路においては、クロックが
デスチャージ状態にある時には、ダイナミック・ノード
２０２におけるＨＩＧＨレベルの信号は、寄生容量によ
り保持されている。しかし、このままの状態が長く続く
と、寄生容量により保持されていた電荷はリーク電流と
して喪失され、ＨＩＧＨレベルの状態を維持することが
困難になるという欠点がある。
回路を形成する半導体集積回路においては、クロックが
デスチャージ状態にある時には、ダイナミック・ノード
２０２におけるＨＩＧＨレベルの信号は、寄生容量によ
り保持されている。しかし、このままの状態が長く続く
と、寄生容量により保持されていた電荷はリーク電流と
して喪失され、ＨＩＧＨレベルの状態を維持することが
困難になるという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、ドミノ回路を形成する半導体集積回路において、ド
レインが高電位側の電源に接続され、ゲートが制御信号
入力端子に接続されるとともに、ソースが所定のＮＭＯ
Ｓ回路網に接続される第１のＰＭＯＳトランジスタと、
ゲートがそれぞれ第１および第２の信号入力端子に接続
され、相互に従属接続される第１および第２のＮＭＯＳ
トランジスタを含み、全記第１のＮＭＯＳトランジスタ
のドレインが、前記第１のＰＭＯＳトランジスタのソー
スに接続されて形成されるＮＭＯＳ回路網と、ゲートが
制御信号入力端子に接続され、ドレインが前記第２のＮ
ＭＯＳトランジスタのソースに接続されるとともに、ソ
ースが低電位側の電源に接続される第３のＮＭＯＳトラ
ンジスタと、ドレインが高電位側の電源に接続され、ソ
ースが前記第１のＰＭＯＳトランジスタのソースに接続
されるとともに、ゲートが信号出力端子に接続される第
２のＰＭＯＳトランジスタと、入力が側が前記第２のＰ
ＭＯＳトランジスタのソースに接続され、出力側が前記
信号出力端子に接続されるインバータと、を備えて構成
される。
は、ドミノ回路を形成する半導体集積回路において、ド
レインが高電位側の電源に接続され、ゲートが制御信号
入力端子に接続されるとともに、ソースが所定のＮＭＯ
Ｓ回路網に接続される第１のＰＭＯＳトランジスタと、
ゲートがそれぞれ第１および第２の信号入力端子に接続
され、相互に従属接続される第１および第２のＮＭＯＳ
トランジスタを含み、全記第１のＮＭＯＳトランジスタ
のドレインが、前記第１のＰＭＯＳトランジスタのソー
スに接続されて形成されるＮＭＯＳ回路網と、ゲートが
制御信号入力端子に接続され、ドレインが前記第２のＮ
ＭＯＳトランジスタのソースに接続されるとともに、ソ
ースが低電位側の電源に接続される第３のＮＭＯＳトラ
ンジスタと、ドレインが高電位側の電源に接続され、ソ
ースが前記第１のＰＭＯＳトランジスタのソースに接続
されるとともに、ゲートが信号出力端子に接続される第
２のＰＭＯＳトランジスタと、入力が側が前記第２のＰ
ＭＯＳトランジスタのソースに接続され、出力側が前記
信号出力端子に接続されるインバータと、を備えて構成
される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明のドミノ回路を形成する一実
施例を示すブロック図である。図１に示されるように、
本実施例は、信号入力端子５１および５２、制御信号入
力端子５３、信号出力端子５４、および電源端子５５お
よび５６に対応して、ＰＭＯＳトランジスタ１と、ＮＭ
ＯＳトラジスタ２および３を含むＮＭＯＳ回路網４と、
ＮＭＯＳトランジスタ５および６と、インバータ７とを
備えて構成される。
施例を示すブロック図である。図１に示されるように、
本実施例は、信号入力端子５１および５２、制御信号入
力端子５３、信号出力端子５４、および電源端子５５お
よび５６に対応して、ＰＭＯＳトランジスタ１と、ＮＭ
ＯＳトラジスタ２および３を含むＮＭＯＳ回路網４と、
ＮＭＯＳトランジスタ５および６と、インバータ７とを
備えて構成される。
【０００８】図１において、信号入力端子５１および５
２にＬＯＷレベルの信号１０１および１０２と、制御信
号入力端子５３に同じくＬＯＷレベルの信号１０３が入
力されているものとする。この状態においては、ＮＭＯ
Ｓ回路網４は遮断状態となっており、電源端子５５より
、ＰＭＯＳトランジスタ１を介して、ダイナミック・ノ
ード２０１には回路の寄生容量に電荷がチャージされる
。これにより、ダイナミック・ノード２０１には、当該
電荷によるＨＩＧＨレベルの電位が保持される。この状
態において、制御信号入力端子５３にＨＩＧＨレベルの
制御信号１０３が入力されると、ＰＭＯＳトラジスタ１
はＯＦＦとなるが、前記寄生容量にチャージされている
電荷に対応して、ダイナミック・ノード２０１の電位は
保持されてはいるものの、リーク電流により、そのレベ
ルは次第に低下してゆく。しかしながら、本実施例にお
いては、ダイナミック・ノード２０１のレベルは、イン
バータ７を介して反転され、ＬＯＷレベルの信号がＰＭ
ＯＳトランジスタ６のゲートに入力されており、これに
より、電源端子５６よりダイナミック・ノード２０１に
対して、ＨＩＧＨレベルの信号が供給される。従って、
ダイナミック・ノード２０１は、電源端子５６より供給
される電源により、そのレベルが強制的に保持され、前
記リーク電流に影響されることなく、安定にＨＩＧＨレ
ベルを維持することが可能となる。これにより、その間
においては、信号出力端子５４からは、安定したＬＯＷ
レベルの出力信号１０４が出力される。
２にＬＯＷレベルの信号１０１および１０２と、制御信
号入力端子５３に同じくＬＯＷレベルの信号１０３が入
力されているものとする。この状態においては、ＮＭＯ
Ｓ回路網４は遮断状態となっており、電源端子５５より
、ＰＭＯＳトランジスタ１を介して、ダイナミック・ノ
ード２０１には回路の寄生容量に電荷がチャージされる
。これにより、ダイナミック・ノード２０１には、当該
電荷によるＨＩＧＨレベルの電位が保持される。この状
態において、制御信号入力端子５３にＨＩＧＨレベルの
制御信号１０３が入力されると、ＰＭＯＳトラジスタ１
はＯＦＦとなるが、前記寄生容量にチャージされている
電荷に対応して、ダイナミック・ノード２０１の電位は
保持されてはいるものの、リーク電流により、そのレベ
ルは次第に低下してゆく。しかしながら、本実施例にお
いては、ダイナミック・ノード２０１のレベルは、イン
バータ７を介して反転され、ＬＯＷレベルの信号がＰＭ
ＯＳトランジスタ６のゲートに入力されており、これに
より、電源端子５６よりダイナミック・ノード２０１に
対して、ＨＩＧＨレベルの信号が供給される。従って、
ダイナミック・ノード２０１は、電源端子５６より供給
される電源により、そのレベルが強制的に保持され、前
記リーク電流に影響されることなく、安定にＨＩＧＨレ
ベルを維持することが可能となる。これにより、その間
においては、信号出力端子５４からは、安定したＬＯＷ
レベルの出力信号１０４が出力される。
【０００９】
【発明の効果】以上説明したように、本発明は、ダイナ
ミック・ノードにＨＩＧＨレベルを供給するＰＭＯＳト
ランジスタを設けることにより、前記ダイナミック・ノ
ードのレベルを安定化させ、ドミノ回路の動作を安定化
することができるという効果がある。
ミック・ノードにＨＩＧＨレベルを供給するＰＭＯＳト
ランジスタを設けることにより、前記ダイナミック・ノ
ードのレベルを安定化させ、ドミノ回路の動作を安定化
することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１，６，８ ＰＭＯＳトランジスタ２，３，５，
９，１０，１２ ＮＭＯＳトランジスタ４，１１
ＮＭＯＳ回路網 ７，１３ インバータ
９，１０，１２ ＮＭＯＳトランジスタ４，１１
ＮＭＯＳ回路網 ７，１３ インバータ
Claims (1)
- 【請求項１】 ドミノ回路を形成する半導体集積回路
において、ドレインが高電位側の電源に接続され、ゲー
トが制御信号入力端子に接続されるとともに、ソースが
所定のＮＭＯＳ回路網に接続される第１のＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタと云う
）と、ゲートがそれぞれ第１および第２の信号入力端子
に接続され、相互に従属接続される第１および第２のＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジ
スタと云う）を含み、前記第１のＮＭＯＳトランジスタ
のドレインが、前記第１のＰＭＯＳトランジスタのソー
スに接続されて形成されるＮＭＯＳ回路網と、ゲートが
制御信号入力端子に接続され、ドレインが前記第２のＮ
ＭＯＳトランジスタのソースに接続されるとともに、ソ
ースが低電位側の電源に接続される第３のＮＭＯＳトラ
ンジスタと、ドレインが高電位側の電源に接続され、ソ
ースが前記第１のＰＭＯＳトランジスタのソースに接続
されるとともに、ゲートが信号出力端子に接続される第
２のＰＭＯＳトランジスタと、入力が側が前記第２のＰ
ＭＯＳトランジスタのソースに接続され、出力側が前記
信号出力端子に接続されるインバータと、を備えること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001888A JPH04239221A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001888A JPH04239221A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239221A true JPH04239221A (ja) | 1992-08-27 |
Family
ID=11514116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001888A Pending JPH04239221A (ja) | 1991-01-11 | 1991-01-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239221A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275071B1 (en) | 1999-12-29 | 2001-08-14 | Intel Corporation | Domino logic circuit and method |
| US6316960B2 (en) | 1999-04-06 | 2001-11-13 | Intel Corporation | Domino logic circuit and method |
| US6404234B1 (en) | 2001-05-09 | 2002-06-11 | Intel Corporation | Variable virtual ground domino logic with leakage control |
| US6486706B2 (en) | 2000-12-06 | 2002-11-26 | Intel Corporation | Domino logic with low-threshold NMOS pull-up |
| US6492837B1 (en) | 2000-03-17 | 2002-12-10 | Intel Corporation | Domino logic with output predischarge |
| US6529861B1 (en) | 1999-07-02 | 2003-03-04 | Intel Corporation | Power consumption reduction for domino circuits |
| US6529045B2 (en) * | 1999-09-28 | 2003-03-04 | Intel Corporation | NMOS precharge domino logic |
| US6556962B1 (en) | 1999-07-02 | 2003-04-29 | Intel Corporation | Method for reducing network costs and its application to domino circuits |
| JP2007202052A (ja) * | 2006-01-30 | 2007-08-09 | Matsushita Electric Ind Co Ltd | ダイナミック回路 |
-
1991
- 1991-01-11 JP JP3001888A patent/JPH04239221A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316960B2 (en) | 1999-04-06 | 2001-11-13 | Intel Corporation | Domino logic circuit and method |
| US6529861B1 (en) | 1999-07-02 | 2003-03-04 | Intel Corporation | Power consumption reduction for domino circuits |
| US6556962B1 (en) | 1999-07-02 | 2003-04-29 | Intel Corporation | Method for reducing network costs and its application to domino circuits |
| US6529045B2 (en) * | 1999-09-28 | 2003-03-04 | Intel Corporation | NMOS precharge domino logic |
| US6275071B1 (en) | 1999-12-29 | 2001-08-14 | Intel Corporation | Domino logic circuit and method |
| US6492837B1 (en) | 2000-03-17 | 2002-12-10 | Intel Corporation | Domino logic with output predischarge |
| US6653866B2 (en) | 2000-03-17 | 2003-11-25 | Intel Corporation | Domino logic with output predischarge |
| US6486706B2 (en) | 2000-12-06 | 2002-11-26 | Intel Corporation | Domino logic with low-threshold NMOS pull-up |
| US6404234B1 (en) | 2001-05-09 | 2002-06-11 | Intel Corporation | Variable virtual ground domino logic with leakage control |
| JP2007202052A (ja) * | 2006-01-30 | 2007-08-09 | Matsushita Electric Ind Co Ltd | ダイナミック回路 |
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