JPH05268200A - クロック乗換回路 - Google Patents
クロック乗換回路Info
- Publication number
- JPH05268200A JPH05268200A JP4062634A JP6263492A JPH05268200A JP H05268200 A JPH05268200 A JP H05268200A JP 4062634 A JP4062634 A JP 4062634A JP 6263492 A JP6263492 A JP 6263492A JP H05268200 A JPH05268200 A JP H05268200A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- latch circuit
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 クロック乗換回路に関し、入出力線数が少な
いクロック乗換回路の提供を目的とする。 【構成】 １フレームの先頭を示すタイミングのクロッ
クの先頭部分にて送られる、パルス数にて数値を示す直
列信号を、リセット信号入力線を有するＮビットのカウ
ンタ１にクロックとして入力し、カウンタ１のカウント
値を示すＮビットの並列出力を、上記タイミングのクロ
ックをＮビットのカウンタ１が２N カウントする迄の時
間遅延回路２にて遅延させた遅延タイミングクロックに
てラッチするラッチ回路３に入力し、ラッチ回路３のＮ
ビットの出力を、上記タイミングのクロックとは位相の
異なるリタイミングクロックにてラッチするラッチ回路
４に入力し、ラッチ回路４のＮビットの出力を出力とす
る構成とする。
いクロック乗換回路の提供を目的とする。 【構成】 １フレームの先頭を示すタイミングのクロッ
クの先頭部分にて送られる、パルス数にて数値を示す直
列信号を、リセット信号入力線を有するＮビットのカウ
ンタ１にクロックとして入力し、カウンタ１のカウント
値を示すＮビットの並列出力を、上記タイミングのクロ
ックをＮビットのカウンタ１が２N カウントする迄の時
間遅延回路２にて遅延させた遅延タイミングクロックに
てラッチするラッチ回路３に入力し、ラッチ回路３のＮ
ビットの出力を、上記タイミングのクロックとは位相の
異なるリタイミングクロックにてラッチするラッチ回路
４に入力し、ラッチ回路４のＮビットの出力を出力とす
る構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、Ｂｅｌｌｃｏｒｅ発行
の光同期網（ＳＯＮＥＴ）に関する技術勧告書（ＴＡー
ＴＳＹー０００２５３）で規定されているＦＥＢＥ（Ｆ
ａｒ ＥｎｄＢｌｏｃｋ Ｅｒｒｏｒ）信号を、位相の
異なるクロックを持つ同期網に送る場合等のクロック乗
換回路に関する。
の光同期網（ＳＯＮＥＴ）に関する技術勧告書（ＴＡー
ＴＳＹー０００２５３）で規定されているＦＥＢＥ（Ｆ
ａｒ ＥｎｄＢｌｏｃｋ Ｅｒｒｏｒ）信号を、位相の
異なるクロックを持つ同期網に送る場合等のクロック乗
換回路に関する。
【０００２】ＦＥＢＥ信号とは、伝送路を介して送られ
る信号のパリティ検査の結果の、１フレーム間のエラー
数を示す信号であり、例えば位相の異なるクロックを持
つ同期網より伝送路を介して信号が送られる場合はこの
ＦＥＢＥ信号は上記位相の異なるクロックを持つ同期網
に４ビットで返送する必要がある。
る信号のパリティ検査の結果の、１フレーム間のエラー
数を示す信号であり、例えば位相の異なるクロックを持
つ同期網より伝送路を介して信号が送られる場合はこの
ＦＥＢＥ信号は上記位相の異なるクロックを持つ同期網
に４ビットで返送する必要がある。
【０００３】本発明はＦＥＢＥ信号を返送する場合等に
使用するクロック乗換回路に関するものであり、伝送路
が断になった場合断となる前のＦＥＢＥ信号をその儘送
るのでなく０としなくてはならず、クロック乗換回路と
してはＬＳｉ化するので入出力端子数の少ないものであ
ることが要望されている。
使用するクロック乗換回路に関するものであり、伝送路
が断になった場合断となる前のＦＥＢＥ信号をその儘送
るのでなく０としなくてはならず、クロック乗換回路と
してはＬＳｉ化するので入出力端子数の少ないものであ
ることが要望されている。
【０００４】
【従来の技術】図４は従来例のクロック乗換回路を中心
としたブロック図、図５は図４の各部のタイムチャート
である。
としたブロック図、図５は図４の各部のタイムチャート
である。
【０００５】図４のパリティ検出部６では、位相の異な
るクロックを持つ同期網より伝送路を介して送られてく
の信号のパリティチェックを行い、１フレーム内で何ビ
ットエラーがあったかのエラー情報をＦＥＢＥ信号送出
部１１に送る。
るクロックを持つ同期網より伝送路を介して送られてく
の信号のパリティチェックを行い、１フレーム内で何ビ
ットエラーがあったかのエラー情報をＦＥＢＥ信号送出
部１１に送る。
【０００６】ＦＥＢＥ信号送出部１１では１フレーム内
のエラー数を図５（Ａ）に示す如く並列４ビットでクロ
ック乗換回路２０のラッチ回路１２に送る。ラッチ回路
１２には図５（Ｂ）に示す１フレームの先頭に同期した
タイミングのクロックがクロックとして入力しており、
入力信号をラッチし図５（Ｃ）に示す如く出力し、ラッ
チ回路４に入力する。
のエラー数を図５（Ａ）に示す如く並列４ビットでクロ
ック乗換回路２０のラッチ回路１２に送る。ラッチ回路
１２には図５（Ｂ）に示す１フレームの先頭に同期した
タイミングのクロックがクロックとして入力しており、
入力信号をラッチし図５（Ｃ）に示す如く出力し、ラッ
チ回路４に入力する。
【０００７】ラッチ回路４には、入力するＦＥＢＥ信号
を、位相の異なるクロックを持つ同期網のクロックが図
５（Ｄ）に示す如く乗り換えるリタイミングクロックと
して入力しており、このクロックにてラッチし図５
（Ｅ）に示す如き４ビットのＦＥＢＥ信号として出力す
る。
を、位相の異なるクロックを持つ同期網のクロックが図
５（Ｄ）に示す如く乗り換えるリタイミングクロックと
して入力しており、このクロックにてラッチし図５
（Ｅ）に示す如き４ビットのＦＥＢＥ信号として出力す
る。
【０００８】ラッチ回路１２の４ビットの入力夫々は抵
抗Ｒを介してアースしてある。ここで伝送路が断になる
と、回線断検出部５はこれを検出し、ＦＥＢＥ信号送出
部１１の４ビットの出力全部をオープンとし、抵抗Ｒを
介してアースしてＬレベルとし、ラッチ回路４の出力の
４ビットを全部Ｌレベルとし、伝送路断になる前のＦＥ
ＢＥ信号の値をその儘送らないようにしている。
抗Ｒを介してアースしてある。ここで伝送路が断になる
と、回線断検出部５はこれを検出し、ＦＥＢＥ信号送出
部１１の４ビットの出力全部をオープンとし、抵抗Ｒを
介してアースしてＬレベルとし、ラッチ回路４の出力の
４ビットを全部Ｌレベルとし、伝送路断になる前のＦＥ
ＢＥ信号の値をその儘送らないようにしている。
【０００９】
【発明が解決しようとする課題】しかしながら、ラッチ
回路１２，４よりなるクロック乗換回路２０の入出力線
は、４本の入力信号線、４本の出力信号線、１本のタイ
ミングのクロック線、１本のリタイミングクロック線の
合計１０本となり、ＬＳｉ化する場合この数分の端子が
必要になり端子数が多くなる問題点がある。
回路１２，４よりなるクロック乗換回路２０の入出力線
は、４本の入力信号線、４本の出力信号線、１本のタイ
ミングのクロック線、１本のリタイミングクロック線の
合計１０本となり、ＬＳｉ化する場合この数分の端子が
必要になり端子数が多くなる問題点がある。
【００１０】本発明は入出力線数が少ないクロック乗換
回路の提供を目的としている。
回路の提供を目的としている。
【００１１】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、１フレームの先頭を示
すタイミングのクロックの先頭部分にて送られる、パル
ス数にて数値を示す直列信号を、リセット信号入力線を
有するＮビットのカウンタ１にクロックとして入力し、
該カウンタ１のカウント値を示すＮビットの並列出力
を、上記タイミングのクロックを該Ｎビットのカウンタ
１が２N カウントする迄の時間遅延回路２にて遅延させ
た遅延タイミングクロックにてラッチする第１のラッチ
回路３に入力し、該第１のラッチ回路３のＮビットの出
力を、上記タイミングのクロックとは位相の異なるリタ
イミングクロックにてラッチする第２のラッチ回路４に
入力し、該第２のラッチ回路４のＮビットの出力を出力
とする構成とする。
ック図である。図１に示す如く、１フレームの先頭を示
すタイミングのクロックの先頭部分にて送られる、パル
ス数にて数値を示す直列信号を、リセット信号入力線を
有するＮビットのカウンタ１にクロックとして入力し、
該カウンタ１のカウント値を示すＮビットの並列出力
を、上記タイミングのクロックを該Ｎビットのカウンタ
１が２N カウントする迄の時間遅延回路２にて遅延させ
た遅延タイミングクロックにてラッチする第１のラッチ
回路３に入力し、該第１のラッチ回路３のＮビットの出
力を、上記タイミングのクロックとは位相の異なるリタ
イミングクロックにてラッチする第２のラッチ回路４に
入力し、該第２のラッチ回路４のＮビットの出力を出力
とする構成とする。
【００１２】
【作用】本発明よれば、１フレームの先頭を示すタイミ
ングのクロックの先頭部分にて送られる、パルス数にて
数値を示す直列信号がＮビットのカウンタ１にクロック
として入力すると、Ｎビットのカウンタ１はパルス数だ
けカウントし、Ｎビットの出力よりカウント値を出力し
ラッチ回路３に入力する。
ングのクロックの先頭部分にて送られる、パルス数にて
数値を示す直列信号がＮビットのカウンタ１にクロック
として入力すると、Ｎビットのカウンタ１はパルス数だ
けカウントし、Ｎビットの出力よりカウント値を出力し
ラッチ回路３に入力する。
【００１３】ラッチ回路３には、１フレームの先頭を示
すタイミングのクロックを該Ｎビットのカウンタ１が２
N カウントする迄の時間遅延回路２にて遅延させた遅延
タイミングクロックがクロックとして入力しており、入
力するＮビットの信号をラッチしラッチ回路４に入力す
る。
すタイミングのクロックを該Ｎビットのカウンタ１が２
N カウントする迄の時間遅延回路２にて遅延させた遅延
タイミングクロックがクロックとして入力しており、入
力するＮビットの信号をラッチしラッチ回路４に入力す
る。
【００１４】ラッチ回路４では、上記タイミングのクロ
ックとは位相の異なるリタイミングクロックがクロック
として入力しており、入力するＮビットの信号をラッチ
して出力する。
ックとは位相の異なるリタイミングクロックがクロック
として入力しており、入力するＮビットの信号をラッチ
して出力する。
【００１５】即ち、１フレームの先頭を示すタイミング
のクロックの先頭部分にて送られ数値を示す信号が、位
相の異なるリタイミングクロックに乗り換えて出力す
る。この時、リセット信号入力線よりリセット信号が入
力するとＮビットのカウンタ１の出力は０となり、ラッ
チ回路４のＮビットの出力も全て０となる。
のクロックの先頭部分にて送られ数値を示す信号が、位
相の異なるリタイミングクロックに乗り換えて出力す
る。この時、リセット信号入力線よりリセット信号が入
力するとＮビットのカウンタ１の出力は０となり、ラッ
チ回路４のＮビットの出力も全て０となる。
【００１６】このクロック乗換回路では、入出力信号線
の数は、直列信号入力線，リセット信号入力線，遅延タ
イミングクロック入力線，リタイミングクロック入力線
各１本と、出力信号線がＮ本の合計Ｎ＋４となり、入出
力線数を少なくすることが出来る。
の数は、直列信号入力線，リセット信号入力線，遅延タ
イミングクロック入力線，リタイミングクロック入力線
各１本と、出力信号線がＮ本の合計Ｎ＋４となり、入出
力線数を少なくすることが出来る。
【００１７】
【実施例】図２は本発明の実施例のクロック乗換回路を
中心としたブロック図、図３は図２の各部のタイムチャ
ートである。
中心としたブロック図、図３は図２の各部のタイムチャ
ートである。
【００１８】図２のパリティ検出部６では、図４の場合
と同じく、位相の異なるクロックを持つ同期網より伝送
路を介して送られてくる信号のパリティチェックを行
い、１フレーム内で何ビットエラーがあったかのエラー
情報をＦＥＢＥ信号送出部７に送る。
と同じく、位相の異なるクロックを持つ同期網より伝送
路を介して送られてくる信号のパリティチェックを行
い、１フレーム内で何ビットエラーがあったかのエラー
情報をＦＥＢＥ信号送出部７に送る。
【００１９】ＦＥＢＥ信号送出部７では、図３（Ａ）に
示す１フレームの先頭を示すタイミングのクロックの先
頭部分にて図３（Ｂ）に示す如き、エラー数をパルス数
とした直列信号，例えばパルス数６，３，１の信号を出
力し、クロック乗換回路１０の４ビットのカウンタ１の
クロックとして入力する。
示す１フレームの先頭を示すタイミングのクロックの先
頭部分にて図３（Ｂ）に示す如き、エラー数をパルス数
とした直列信号，例えばパルス数６，３，１の信号を出
力し、クロック乗換回路１０の４ビットのカウンタ１の
クロックとして入力する。
【００２０】４ビットのカウンタ１は入力したパルスの
数が６なら６カウント，３なら３カウントし、４ビット
で示すカウント値を図３（Ｄ）に示す如く、カウント値
が６なら６，３なら３をラッチ回路３に入力する。
数が６なら６カウント，３なら３カウントし、４ビット
で示すカウント値を図３（Ｄ）に示す如く、カウント値
が６なら６，３なら３をラッチ回路３に入力する。
【００２１】ラッチ回路３には、図３（Ａ）に示すタイ
ミングのクロックより４ビットのカウンタ１が１６カウ
ントする迄の時間遅延回路２にて遅延させた図３（Ｅ）
に示す遅延タイミングクロックがクロックとして入力し
ており、このクロックにてラッチされた４ビットで示す
６なら６，３なら３の値がラッチ回路４に入力する。
ミングのクロックより４ビットのカウンタ１が１６カウ
ントする迄の時間遅延回路２にて遅延させた図３（Ｅ）
に示す遅延タイミングクロックがクロックとして入力し
ており、このクロックにてラッチされた４ビットで示す
６なら６，３なら３の値がラッチ回路４に入力する。
【００２２】ラッチ回路４には図３（Ｆ）に示す、位相
の異なるクロックの同期網のクロックが図３（Ｆ）に示
すリタイミングクロックとして入力しており、出力より
は、図３（Ｇ）に示す如く４ビットで示す６なら６，３
なら３の値が出力する。
の異なるクロックの同期網のクロックが図３（Ｆ）に示
すリタイミングクロックとして入力しており、出力より
は、図３（Ｇ）に示す如く４ビットで示す６なら６，３
なら３の値が出力する。
【００２３】即ち、ＦＥＢＥ信号が図３（Ｆ）に示すリ
タイミングクロックに乗り換えて、位相の異なるタイミ
ングのクロックの同期網に送られる。この場合、伝送路
が断となると、回線断検出部５は図３（Ｃ）に示す如き
Ｈレベルとなるリムーバル信号を出力するが、この信号
を４ビットカウンタ１にリセット信号として入力するの
で、カウンタ１の４ビットの出力は０となり、ラッチ回
路４の出力も０となり、伝送路が断となる前のＦＥＢＥ
信号の値をその儘送らないようにする。
タイミングクロックに乗り換えて、位相の異なるタイミ
ングのクロックの同期網に送られる。この場合、伝送路
が断となると、回線断検出部５は図３（Ｃ）に示す如き
Ｈレベルとなるリムーバル信号を出力するが、この信号
を４ビットカウンタ１にリセット信号として入力するの
で、カウンタ１の４ビットの出力は０となり、ラッチ回
路４の出力も０となり、伝送路が断となる前のＦＥＢＥ
信号の値をその儘送らないようにする。
【００２４】この場合のクロック乗換回路の入出力線
は、直列信号入力線，遅延タイミングクロック入力線，
リムーバル信号入力線，リタイミングクロック入力線各
１本と、４ビットの出力線の４本の合計８本となり、図
４の従来例の場合より入出力線の数が減じ、ＬＳｉ化す
るときに端子数を少なくすることが出来る。
は、直列信号入力線，遅延タイミングクロック入力線，
リムーバル信号入力線，リタイミングクロック入力線各
１本と、４ビットの出力線の４本の合計８本となり、図
４の従来例の場合より入出力線の数が減じ、ＬＳｉ化す
るときに端子数を少なくすることが出来る。
【００２５】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、入出力線の少ないクロック乗換回路が得られ、ＬＳ
ｉ化するときに端子数を少なくすることが出来る効果が
ある。
ば、入出力線の少ないクロック乗換回路が得られ、ＬＳ
ｉ化するときに端子数を少なくすることが出来る効果が
ある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のクロック乗換回路を中心と
したブロック図、
したブロック図、
【図３】は図２の各部のタイムチャート、
【図４】は従来例のクロック乗換回路を中心としたブロ
ック図、
ック図、
【図５】は図４の各部のタイムチャートである。
１はＮビットカウンタ，４ビットカウンタ、２は遅延回
路、３，４，１２はラッチ回路、５は回線断検出部、６
はパリティ検出部、７，１１はＦＥＢＥ信号送出部、１
０，２０はクロック乗換回路を示す。
路、３，４，１２はラッチ回路、５は回線断検出部、６
はパリティ検出部、７，１１はＦＥＢＥ信号送出部、１
０，２０はクロック乗換回路を示す。
Claims (1)
- 【請求項１】 １フレームの先頭を示すタイミングのク
ロックの先頭部分にて送られる、パルス数にて数値を示
す直列信号を、リセット信号入力線を有するＮビットの
カウンタ（１）にクロックとして入力し、該カウンタ
（１）のカウント値を示すＮビットの並列出力を、上記
タイミングのクロックを該Ｎビットのカウンタ（１）が
２N カウントする迄の時間遅延回路（２）にて遅延させ
た遅延タイミングクロックにてラッチする第１のラッチ
回路（３）に入力し、該第１のラッチ回路（３）のＮビ
ットの出力を、上記タイミングのクロックとは位相の異
なるリタイミングクロックにてラッチする第２のラッチ
回路（４）に入力し、該第２のラッチ回路（４）のＮビ
ットの出力を出力とすることを特徴とするクロック乗換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062634A JPH05268200A (ja) | 1992-03-18 | 1992-03-18 | クロック乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062634A JPH05268200A (ja) | 1992-03-18 | 1992-03-18 | クロック乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268200A true JPH05268200A (ja) | 1993-10-15 |
Family
ID=13205955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062634A Withdrawn JPH05268200A (ja) | 1992-03-18 | 1992-03-18 | クロック乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1985001890A1 (fr) * | 1983-10-26 | 1985-05-09 | Kanebo, Ltd. | Agent emulsifiant proteique, son procede de preparation et preparation cosmetique emulsifiee le contenant |
-
1992
- 1992-03-18 JP JP4062634A patent/JPH05268200A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1985001890A1 (fr) * | 1983-10-26 | 1985-05-09 | Kanebo, Ltd. | Agent emulsifiant proteique, son procede de preparation et preparation cosmetique emulsifiee le contenant |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |