JPH01232441A - パリティ計数回路 - Google Patents
パリティ計数回路Info
- Publication number
- JPH01232441A JPH01232441A JP63058877A JP5887788A JPH01232441A JP H01232441 A JPH01232441 A JP H01232441A JP 63058877 A JP63058877 A JP 63058877A JP 5887788 A JP5887788 A JP 5887788A JP H01232441 A JPH01232441 A JP H01232441A
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- JP
- Japan
- Prior art keywords
- data
- flip
- flop
- parity
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要１
高速データのパリデイを計数するパリティ訓数回路に関
し、 高速データの場合でもパリティ計数を確実に行うことを
目的とし、 ２系ダノのデータの排仙的論理和をとる排他的論理和回
路と、該排他的論理和回路の出力を受けるＪＫフリップ
フロップとを具備し、フレーム周期で前記Ｊ Ｋフリッ
プ７０ツブの出力をリレン１−シ、リセット直前のＪＫ
フリップフロップの出力をパリティ計数出力とするよう
に構成する。
し、 高速データの場合でもパリティ計数を確実に行うことを
目的とし、 ２系ダノのデータの排仙的論理和をとる排他的論理和回
路と、該排他的論理和回路の出力を受けるＪＫフリップ
フロップとを具備し、フレーム周期で前記Ｊ Ｋフリッ
プ７０ツブの出力をリレン１−シ、リセット直前のＪＫ
フリップフロップの出力をパリティ計数出力とするよう
に構成する。
［産業上の利用分野］
本発明は、高速データのパリティを計数するパリティ計
数回路に関する。
数回路に関する。
データ伝送の分野では、データを高速に伝送Ｊるに際し
、フレーム毎にパリティを付加し、受信側でパリティチ
エックを行うことにより、正しくデータが伝送されたか
どうかを確認するようになっている。パリティチエック
には、周知のとおり偶数パリティと奇数パリティがあり
、予め送信側と受信側でどちらを用いるかを約束してＪ
３ぎ、受信側で伝送されてきたフレーム毎にパリティを
チエツクすることによりデータ伝送が正しく行われたか
どうかを判断するようになっている。このようなパリテ
ィヂ１ツクは、受イｎ側でデータの°゛１″の数をフレ
ーム毎にカウントし、それが偶数個あるか奇数個あるか
により決定する。これをパリティ計数という。
、フレーム毎にパリティを付加し、受信側でパリティチ
エックを行うことにより、正しくデータが伝送されたか
どうかを確認するようになっている。パリティチエック
には、周知のとおり偶数パリティと奇数パリティがあり
、予め送信側と受信側でどちらを用いるかを約束してＪ
３ぎ、受信側で伝送されてきたフレーム毎にパリティを
チエツクすることによりデータ伝送が正しく行われたか
どうかを判断するようになっている。このようなパリテ
ィヂ１ツクは、受イｎ側でデータの°゛１″の数をフレ
ーム毎にカウントし、それが偶数個あるか奇数個あるか
により決定する。これをパリティ計数という。
［従来の技術］
第５図は、従来のパリティ１１数回路の構成概念図であ
る。図において、１は高速データをクロック入力ＣＫに
、リセットパルスをリレット人力Ｒに受ける第１のフリ
ップフロップで、そのΦ出力とＤ入力とが接続され１／
２分周器を構成している。２は第１の７リツプフロツブ
１のＱ出力をＤ入力にフレームと計数結果を同期させる
ためのフレームパルスをクロック入力ＣＫに受ける第２
のフリップ７０ツブである。
る。図において、１は高速データをクロック入力ＣＫに
、リセットパルスをリレット人力Ｒに受ける第１のフリ
ップフロップで、そのΦ出力とＤ入力とが接続され１／
２分周器を構成している。２は第１の７リツプフロツブ
１のＱ出力をＤ入力にフレームと計数結果を同期させる
ためのフレームパルスをクロック入力ＣＫに受ける第２
のフリップ７０ツブである。
第６図は第５図の動作を示すタイミングチャートである
。図において、（イ）はフレーム間隔を示す記号、（ロ
）はデータ、（ハ）、（ニ）は、リセットパルスである
。このリセットパルスは、フレーム毎にパリティチエツ
クを行うため、フレーム毎に計数結果をリセットするた
めのパルスである。このリセットパルスの幅は、通常フ
レームピッｉ−Ｆの半幅以下に設定される。（ロ）に示
すデータで、ｌ）ｎはその前のフレームの最終データ、
Ｆはフレームの最初を示すフレームピッｉ・、Ｄ１以降
はデータ部である。
。図において、（イ）はフレーム間隔を示す記号、（ロ
）はデータ、（ハ）、（ニ）は、リセットパルスである
。このリセットパルスは、フレーム毎にパリティチエツ
クを行うため、フレーム毎に計数結果をリセットするた
めのパルスである。このリセットパルスの幅は、通常フ
レームピッｉ−Ｆの半幅以下に設定される。（ロ）に示
すデータで、ｌ）ｎはその前のフレームの最終データ、
Ｆはフレームの最初を示すフレームピッｉ・、Ｄ１以降
はデータ部である。
このような構成でフレーム毎にパリティ開数を正しく行
うためには、〈ハ）に示すようにリセットパルスがフレ
ームビットＦより必ず前に来なければならない。つまり
、常に（ハ）に示すようなリセットパルスが与えられれ
ば、第２のフリップフロップ２からは、正確なバリ゛テ
ィチエツク結果が出力される。なＪ３、フリップフロッ
プ２からは、例えば偶数パリティの場合にｌ ｌ ＩＴ
、奇数パリティの場合に０”の形で計数結果が出力され
るようになっている。
うためには、〈ハ）に示すようにリセットパルスがフレ
ームビットＦより必ず前に来なければならない。つまり
、常に（ハ）に示すようなリセットパルスが与えられれ
ば、第２のフリップフロップ２からは、正確なバリ゛テ
ィチエツク結果が出力される。なＪ３、フリップフロッ
プ２からは、例えば偶数パリティの場合にｌ ｌ ＩＴ
、奇数パリティの場合に０”の形で計数結果が出力され
るようになっている。
［発明が解決しようとする課題］
ところが、実際には回路中のゲート遅延による遅れ、或
いは配線パターンに存在する浮遊容量による波形のなま
り等により、リセットパルスの到着が遅れて、第６図（
ニ）に示ずように、リセットパルスの侵端がフレームビ
ットＦを越えることがあり得る。この場合には、データ
Ｄ１の部分が無視される結果となり、正しいパリティチ
エツクは不可能となる。このような現象は、特に高速の
、例えば数百Ｍ Ｈｚのデータ伝送の場合に発生しやす
い。更に、第２の７リツプ７０ツブ２によるフレームパ
ルスによる位相合わせも回路のバラツキ量を考慮すると
困難である。
いは配線パターンに存在する浮遊容量による波形のなま
り等により、リセットパルスの到着が遅れて、第６図（
ニ）に示ずように、リセットパルスの侵端がフレームビ
ットＦを越えることがあり得る。この場合には、データ
Ｄ１の部分が無視される結果となり、正しいパリティチ
エツクは不可能となる。このような現象は、特に高速の
、例えば数百Ｍ Ｈｚのデータ伝送の場合に発生しやす
い。更に、第２の７リツプ７０ツブ２によるフレームパ
ルスによる位相合わせも回路のバラツキ量を考慮すると
困難である。
このような不具合を解決するために、第５図に示づよう
な回路を２回路設けて、パリティチエツクを交互に行な
わける場合がある。このようにすれば、リセットパルス
も２フレームに１回発生させればよいので、マージンが
大きくなりパリティ５１数を正確に行うことができる。
な回路を２回路設けて、パリティチエツクを交互に行な
わける場合がある。このようにすれば、リセットパルス
も２フレームに１回発生させればよいので、マージンが
大きくなりパリティ５１数を正確に行うことができる。
しかしながら、この場合には回路素子の数が多くなるた
め、高密度ＩＣを設計する場合には障害となる。
め、高密度ＩＣを設計する場合には障害となる。
本発明はこのような点に鑑みてなされたものであって、
高速データの場合でもパリティ計数を確実に行うことが
できるパリティｉｔｒ！ｉ回路を提供することを目的と
している。
高速データの場合でもパリティ計数を確実に行うことが
できるパリティｉｔｒ！ｉ回路を提供することを目的と
している。
［：！Ｒ題を解決するための手段］
第１図は、本発明の原理ブロック図である。図において
、１１はＤ１、０２なる２系列のデータの排仙的論理和
をとる排他的論理和回路、１２は排他的論理和回路１１
の出力（Ｑ）を受けるＪＫフリップフロップである。こ
こで、排他的論理和回路１１に入る２系列のデータ［）
１ 、 ［）２は、当初の１系列の高速データを直列／
並列変換して２系列のデータに変換されたものであると
する。そして、ＪＫフリップ７０ツブ１２のリセット入
力Ｒにはリセットパルスが入っている。
、１１はＤ１、０２なる２系列のデータの排仙的論理和
をとる排他的論理和回路、１２は排他的論理和回路１１
の出力（Ｑ）を受けるＪＫフリップフロップである。こ
こで、排他的論理和回路１１に入る２系列のデータ［）
１ 、 ［）２は、当初の１系列の高速データを直列／
並列変換して２系列のデータに変換されたものであると
する。そして、ＪＫフリップ７０ツブ１２のリセット入
力Ｒにはリセットパルスが入っている。
［作用］
排他的論理和回路１１に入る２系列のデータＤ１、Ｄ２
は、元の１系列のデータを直列／並列変換して２系列に
分けたものであるため、そのデータ速度は１／２になっ
ている。排他的論理和回路１１には、この２系列のデー
タＤＩ 、Ｄ２が入っており、これら２系列のデータは
該排他的論理和回路７１に入ってその論理和がとられる
・論理和がとられたデータは１系列になってＪ Ｋフリ
ップフロップ１２に入るが、その速度も１／２である。
は、元の１系列のデータを直列／並列変換して２系列に
分けたものであるため、そのデータ速度は１／２になっ
ている。排他的論理和回路１１には、この２系列のデー
タＤＩ 、Ｄ２が入っており、これら２系列のデータは
該排他的論理和回路７１に入ってその論理和がとられる
・論理和がとられたデータは１系列になってＪ Ｋフリ
ップフロップ１２に入るが、その速度も１／２である。
従って、ＪＫフリップフロップ１２に入るリセットパル
スのマージンは２倍増えたことになり、余裕をもって各
フレームのりセットを行うことができる。
スのマージンは２倍増えたことになり、余裕をもって各
フレームのりセットを行うことができる。
第２図は、本発明の作用を示すタイミングチャートで、
（イ）に示すデータ列〈論理和がとられたもの）に対し
て、（ロ）に示すリセットパルスは十分なマージンで各
フレームの開始時にリセットを行うことができる。そこ
で、このリレット直前のＪＫフリップフロップ１２出力
を取り出せば、これが当該フレームのパリティ計数出力
を表わすことになる。
（イ）に示すデータ列〈論理和がとられたもの）に対し
て、（ロ）に示すリセットパルスは十分なマージンで各
フレームの開始時にリセットを行うことができる。そこ
で、このリレット直前のＪＫフリップフロップ１２出力
を取り出せば、これが当該フレームのパリティ計数出力
を表わすことになる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明づる
。
。
第３図は、本発明の一実施例を示す構成ブＯツク図であ
る。第１図と同一のものは、同一の符号を付して示す。
る。第１図と同一のものは、同一の符号を付して示す。
図において、２１はゲートＧ１〜Ｇ３よりなる排他的論
理和回路、２２．２３はＤタイプのフリップフロップで
ある。１２は前述したＪＫフリップフロップで、ゲート
Ｇ４〜Ｇ６及びＤタイプフリップフロップ２４よりなっ
ている。
理和回路、２２．２３はＤタイプのフリップフロップで
ある。１２は前述したＪＫフリップフロップで、ゲート
Ｇ４〜Ｇ６及びＤタイプフリップフロップ２４よりなっ
ている。
２５は該ＪＫフリップフロップ１２の出力をＣ入力に受
けるＤタイプフリップフロップで、該フリップフロップ
２５のＱ出力がパリティ計数出力となっている。
けるＤタイプフリップフロップで、該フリップフロップ
２５のＱ出力がパリティ計数出力となっている。
排他的論理和回路２１には、２系列のデータＤ１、Ｄ２
と、これらデータの入力を禁止するインヒビット信号Ｉ
Ｎ＋−１１，ｌＮｌ−１２とがそれぞれ入っている。こ
れら禁止信号ＩＮＨ１，ＩＮＨ２が゛１′ルベルの時に
は、データＤ１．Ｄ２の入力は禁止される。この排他的
論理和回路２１の出力がフリップフロップ２２のＣ入力
に入り、該フリップ７０ツブ２２のＣ入力にはりＯツク
パルスＣＬＫが入っている。そして、フリップ７０ツブ
２２のＱ出力がＪＫフリップフロップ１２のＪ入力に、
◇出力かに入力にそれぞれ入っている。またフリップ７
０ツブ２３のＣ入力にはリセットパルスが、Ｃ入力には
クロックパルスＣＬＫがそれぞれ入っている。
と、これらデータの入力を禁止するインヒビット信号Ｉ
Ｎ＋−１１，ｌＮｌ−１２とがそれぞれ入っている。こ
れら禁止信号ＩＮＨ１，ＩＮＨ２が゛１′ルベルの時に
は、データＤ１．Ｄ２の入力は禁止される。この排他的
論理和回路２１の出力がフリップフロップ２２のＣ入力
に入り、該フリップ７０ツブ２２のＣ入力にはりＯツク
パルスＣＬＫが入っている。そして、フリップ７０ツブ
２２のＱ出力がＪＫフリップフロップ１２のＪ入力に、
◇出力かに入力にそれぞれ入っている。またフリップ７
０ツブ２３のＣ入力にはリセットパルスが、Ｃ入力には
クロックパルスＣＬＫがそれぞれ入っている。
フリップ７０ツブ２３のＱ出力はＪＫフリップフロップ
１２のゲートＧ４ 、Ｇ５に入り、Ｑ出力はフリップフ
ロップ２５のＣ入力に入っている。
１２のゲートＧ４ 、Ｇ５に入り、Ｑ出力はフリップフ
ロップ２５のＣ入力に入っている。
また、クロックパルスＣＬＫは、フリップフロップ２４
のＣ入力にも入っている。このように構成された回路の
動作を、第４図に示すタイミングチャートを参照しつつ
説明ずれば、以下のとおりである。
のＣ入力にも入っている。このように構成された回路の
動作を、第４図に示すタイミングチャートを参照しつつ
説明ずれば、以下のとおりである。
データＤ１．Ｄ２には、フレームビットＦの他に第４図
に示すようなサービスビットＣやＳＣがある。パリティ
計数時には、これらナービスピットは禁止する必要があ
るので、（ニ）に示すＩＮト１１でＤｌのサービスビッ
トＣやフレームビットＦを禁止し、（ホ）に示すＩ Ｎ
Ｈ２でＤ２のサービスビットＣとＳＣを禁止している
。これらす−ビスビットが禁止された２系列のデータＤ
１゜Ｄ２は排他的論理和回路２１に入って１系列のデー
タ列に変換される。ここで１系列のデータ列に変換され
た時点で、その速度は１／２に落ちている。このＪＪ＋
他的論的論理和回路２１力はフリップフロップ２２のＣ
入力に入り、（へ）に示すリセットパルスはフリップ７
０ツブ２３のＣ入力に入る。そして、これらＣ入力に入
った信号は、（イ）に示すクロックパルスＣＬＫによっ
て同期化され、た形（位相がそろえられた形）でそれぞ
れのＱ出力から出力される。
に示すようなサービスビットＣやＳＣがある。パリティ
計数時には、これらナービスピットは禁止する必要があ
るので、（ニ）に示すＩＮト１１でＤｌのサービスビッ
トＣやフレームビットＦを禁止し、（ホ）に示すＩ Ｎ
Ｈ２でＤ２のサービスビットＣとＳＣを禁止している
。これらす−ビスビットが禁止された２系列のデータＤ
１゜Ｄ２は排他的論理和回路２１に入って１系列のデー
タ列に変換される。ここで１系列のデータ列に変換され
た時点で、その速度は１／２に落ちている。このＪＪ＋
他的論的論理和回路２１力はフリップフロップ２２のＣ
入力に入り、（へ）に示すリセットパルスはフリップ７
０ツブ２３のＣ入力に入る。そして、これらＣ入力に入
った信号は、（イ）に示すクロックパルスＣＬＫによっ
て同期化され、た形（位相がそろえられた形）でそれぞ
れのＱ出力から出力される。
先ず、〈へ〉に示すリセットパルスが入ると、ＪＫフリ
ップフロップ１２と後段のフリップフロップ２５は初Ｉ
ｌｌ値化される。その模、該Ｊ Ｋフリップフロップ１
２は排他的論理和回路２１の出力をカウントする。その
カウントは、Ｄｌと１〕２とが同一である場合はカウン
トアツプせず、異なる− 場合にのみカウントアツプす
る。これらカウント値はフリップフロップ２５を介して
パリティ計数出力として出力される。これら一連の動作
において、本発明ににればパリティ計数を２系列に分け
て並列処理をしているため、各フレームのカウント開始
前に確実に回路をリセットすることができ、従って、確
実なパリティ計数を行うことができる。
ップフロップ１２と後段のフリップフロップ２５は初Ｉ
ｌｌ値化される。その模、該Ｊ Ｋフリップフロップ１
２は排他的論理和回路２１の出力をカウントする。その
カウントは、Ｄｌと１〕２とが同一である場合はカウン
トアツプせず、異なる− 場合にのみカウントアツプす
る。これらカウント値はフリップフロップ２５を介して
パリティ計数出力として出力される。これら一連の動作
において、本発明ににればパリティ計数を２系列に分け
て並列処理をしているため、各フレームのカウント開始
前に確実に回路をリセットすることができ、従って、確
実なパリティ計数を行うことができる。
また、本発明回路はゲートの数が少ないので集積化に適
し、ゲートを多段接続することによる遅延量も少なくて
すみ、好都合である。
し、ゲートを多段接続することによる遅延量も少なくて
すみ、好都合である。
［発明の効果１
以十、ニーｓ ｍに説明したように、本発明によれば、
高速の伝送データを直並列変換して２系列のデータに変
換し伝送速度を１／２に落としているので、ゲート遅延
量のバラツキによる動作マージンの確保をより簡単に大
きくすることができるので、各フレームデータ列毎に確
実にリセットを行うことができ、高速データの場合でも
パリティ計数を確実に行うことができる。
高速の伝送データを直並列変換して２系列のデータに変
換し伝送速度を１／２に落としているので、ゲート遅延
量のバラツキによる動作マージンの確保をより簡単に大
きくすることができるので、各フレームデータ列毎に確
実にリセットを行うことができ、高速データの場合でも
パリティ計数を確実に行うことができる。
第１図は本発明の原理ブロック図、
第２図は本発明の作用を示すタイミングチャート、
第３図は本発明の一実施例を示す構成ブロック図、
第４図は第３図回路の動作を示すタイミングチャート、
第５図は従来のパリティ計数回路の溝成概念図、第６図
は第５図の動作を示すタイミングチャートである。 第１図において、 １１は排他的論理和回路、 １２はＪＫフリップフロップである。 特許出願人 富 士 通 株 式 会
社＋７１１１１
は第５図の動作を示すタイミングチャートである。 第１図において、 １１は排他的論理和回路、 １２はＪＫフリップフロップである。 特許出願人 富 士 通 株 式 会
社＋７１１１１
Claims (1)
- 【特許請求の範囲】 Ｄ１、Ｄ２なる２系列のデータの排他的論理和をとる排
他的論理和回路（１１）と、 該排他的論理和回路（１１）の出力を受けるＪＫフリッ
プフロップ（１２）とを具備し、フレーム周期で前記Ｊ
Ｋフリップフロップ（１２）の出力をリセットし、リセ
ット直前のＪＫフリップフロップ（１２）の出力をパリ
テイ計数出力とするように構成したパリテイ計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058877A JPH01232441A (ja) | 1988-03-11 | 1988-03-11 | パリティ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058877A JPH01232441A (ja) | 1988-03-11 | 1988-03-11 | パリティ計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01232441A true JPH01232441A (ja) | 1989-09-18 |
Family
ID=13096989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058877A Pending JPH01232441A (ja) | 1988-03-11 | 1988-03-11 | パリティ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01232441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324895A (ja) * | 1993-05-12 | 1994-11-25 | Nec Corp | パリティエラーモニタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188753A (ja) * | 1983-04-08 | 1984-10-26 | Fujitsu Ltd | パリテイ生成方法 |
-
1988
- 1988-03-11 JP JP63058877A patent/JPH01232441A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188753A (ja) * | 1983-04-08 | 1984-10-26 | Fujitsu Ltd | パリテイ生成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324895A (ja) * | 1993-05-12 | 1994-11-25 | Nec Corp | パリティエラーモニタ回路 |
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