JPH0527193B2 - - Google Patents
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- Publication number
- JPH0527193B2 JPH0527193B2 JP58080856A JP8085683A JPH0527193B2 JP H0527193 B2 JPH0527193 B2 JP H0527193B2 JP 58080856 A JP58080856 A JP 58080856A JP 8085683 A JP8085683 A JP 8085683A JP H0527193 B2 JPH0527193 B2 JP H0527193B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- register
- comparison
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、RAM（ランダム・アクセス・メ
モリ）のような半導体記憶装置に適用して特に有
効な技術に関するもので、たとえば、外部から与
えられたビツトパターンと同一のビツトパターン
のデータが内部にあるか否かを検出し、その結果
を出力できるようにされた半導体記憶装置に利用
して有効な技術に関するものである。
モリ）のような半導体記憶装置に適用して特に有
効な技術に関するもので、たとえば、外部から与
えられたビツトパターンと同一のビツトパターン
のデータが内部にあるか否かを検出し、その結果
を出力できるようにされた半導体記憶装置に利用
して有効な技術に関するものである。
本発明者が検討したところによると、半導体記
憶装置（以下半導体メモリと称する）は、外部か
ら与えられたアドレス信号に対応する番地のデー
タが読み出される構成にされている。そのため、
このような半導体メモリを使つたコンピユータシ
ステムにおいて、大規模な情報の検索を行なう場
合には、メモリ内のアドレスを一つずつアクセス
して対応するデータを外部へ読出し、与えられた
検索用データとビツトパターンが一致するか否か
を判断しなければならない。
憶装置（以下半導体メモリと称する）は、外部か
ら与えられたアドレス信号に対応する番地のデー
タが読み出される構成にされている。そのため、
このような半導体メモリを使つたコンピユータシ
ステムにおいて、大規模な情報の検索を行なう場
合には、メモリ内のアドレスを一つずつアクセス
して対応するデータを外部へ読出し、与えられた
検索用データとビツトパターンが一致するか否か
を判断しなければならない。
ところが、半導体メモリはデータを外部に読み
出すのに必要な時間が比較的長いため、データが
大規模になるほど検索に要する時間が非常に長く
なつてしまうという不都合があることが、本発明
者によつて明らかにされた。
出すのに必要な時間が比較的長いため、データが
大規模になるほど検索に要する時間が非常に長く
なつてしまうという不都合があることが、本発明
者によつて明らかにされた。
この発明は上記のような背景の下になされたも
ので、外部から与えられたビツトパターンと同一
のビツトパターンのデータが内部にあるか否かを
検出し、その結果を出力できるような機能を内蔵
することによつて、大規模な情報の検索等を短時
間に行なえるような半導体メモリを提供すること
を目的とする。
ので、外部から与えられたビツトパターンと同一
のビツトパターンのデータが内部にあるか否かを
検出し、その結果を出力できるような機能を内蔵
することによつて、大規模な情報の検索等を短時
間に行なえるような半導体メモリを提供すること
を目的とする。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわちこの発明は、メモリ内部に、外部から
与えられるビツトパターンを一時的に保持する比
較パターン用レジスタと、アドレス対応でメモリ
アレイ内から読み出されたデータと比較パターン
とを比較して一致しているか否かを検出して適当
な信号を出力する比較回路とを設けることによ
り、いちいちメモリ内のデータを外部へ読み出し
て与えられた比較用ビツトパターンと一致するか
否かを検出することなく同一のビツトパターンの
データがメモリ内にあるか否かを判別することが
でき、これによつて、データの一致判定や大規模
な情報の検索等を短時間に行なえるようにするも
のである。
与えられるビツトパターンを一時的に保持する比
較パターン用レジスタと、アドレス対応でメモリ
アレイ内から読み出されたデータと比較パターン
とを比較して一致しているか否かを検出して適当
な信号を出力する比較回路とを設けることによ
り、いちいちメモリ内のデータを外部へ読み出し
て与えられた比較用ビツトパターンと一致するか
否かを検出することなく同一のビツトパターンの
データがメモリ内にあるか否かを判別することが
でき、これによつて、データの一致判定や大規模
な情報の検索等を短時間に行なえるようにするも
のである。
以下図面を用いてこの発明を具体的に説明す
る。
る。
第１図には本発明をダイナミツクRAMに適用
した場合の一実施例のブロツク図が示されてい
る。
した場合の一実施例のブロツク図が示されてい
る。
同図に示されている各回路ブロツクは、すべて
公知の半導体集積回路の製造技術によつて、シリ
コンのような１個の半導体基板上に形成される。
公知の半導体集積回路の製造技術によつて、シリ
コンのような１個の半導体基板上に形成される。
図において、１は情報電荷蓄積用キヤパシタと
スイツチMOSFETとで構成された公知の1MOS
型のメモリセルがマトリクス状に配設されてなる
メモリアレイである。このメモリアレイ１は特に
制限されないが、例えば64kビツトRAMにおい
ては256×256ビツトのマトリクスに配設される。
スイツチMOSFETとで構成された公知の1MOS
型のメモリセルがマトリクス状に配設されてなる
メモリアレイである。このメモリアレイ１は特に
制限されないが、例えば64kビツトRAMにおい
ては256×256ビツトのマトリクスに配設される。
２ａは外部端子A0〜A7から供給されるＸ系の
アドレス信号を受けて、内部アドレス信号axi，
axiを形成するＸアドレスバツフア回路である。
また、２ｂは同じく外部端子A8〜A15から供給さ
れるＹ系のアドレス信号を受けて、内部アドレス
信号ayi，を形成するＹアドレスバツフア回路
である。
アドレス信号を受けて、内部アドレス信号axi，
axiを形成するＸアドレスバツフア回路である。
また、２ｂは同じく外部端子A8〜A15から供給さ
れるＹ系のアドレス信号を受けて、内部アドレス
信号ayi，を形成するＹアドレスバツフア回路
である。
次に、３ａは上記Ｘアドレスバツフア回路２ａ
から出力される内部アドレス信号axi，を受け
て、上記メモリアレイ１内の対応する一本のワー
ド線を選択レベルにさせるＸデコーダ回路であ
る。また、３ｂは上記Ｙアドレスバツフア回路２
ｂから出力される内部アドレス信号ayi，を受
けてメモリアレイ１内の対応する一本のデータ線
を選択するためのＹデコーダ回路である。
から出力される内部アドレス信号axi，を受け
て、上記メモリアレイ１内の対応する一本のワー
ド線を選択レベルにさせるＸデコーダ回路であ
る。また、３ｂは上記Ｙアドレスバツフア回路２
ｂから出力される内部アドレス信号ayi，を受
けてメモリアレイ１内の対応する一本のデータ線
を選択するためのＹデコーダ回路である。
上記メモリアレイ１の一側には、上記Ｘデコー
ダ回路２ａによつて選択レベルにされたワード線
に接続されている256個すべてのメモリセルのデ
ータを読み出し、ラツチできるように、各ラツチ
線ごとに設けられた256個のセンスアンプからな
る読出回路４が設けられている。また、メモリア
レイ１の他の一側には、メモリアレイ１内の各デ
ータ線をコモンデータ線に接続させて、上記セン
スアンプによつて読み出されたデータを入出力回
路５へ送出するための256個のスイツチからなる
カラムスイツチ回路６が設けられている。このカ
ラムスイツチ回路６は、上記Ｙデコーダ回路３ｂ
からの出力信号によつて対応する一つのスイツチ
がオンされることにより、選択されたデータ線上
の一ビツトのデータが入出力回路５へ送られて、
メインアンプによつて増幅され、出力端子Dputよ
り外部へ出力されるようにされている。
ダ回路２ａによつて選択レベルにされたワード線
に接続されている256個すべてのメモリセルのデ
ータを読み出し、ラツチできるように、各ラツチ
線ごとに設けられた256個のセンスアンプからな
る読出回路４が設けられている。また、メモリア
レイ１の他の一側には、メモリアレイ１内の各デ
ータ線をコモンデータ線に接続させて、上記セン
スアンプによつて読み出されたデータを入出力回
路５へ送出するための256個のスイツチからなる
カラムスイツチ回路６が設けられている。このカ
ラムスイツチ回路６は、上記Ｙデコーダ回路３ｂ
からの出力信号によつて対応する一つのスイツチ
がオンされることにより、選択されたデータ線上
の一ビツトのデータが入出力回路５へ送られて、
メインアンプによつて増幅され、出力端子Dputよ
り外部へ出力されるようにされている。
一方、データ書き込み時には、入力端子Dioよ
り入力されたデータが、入出力回路５内の書込み
ドライバによつて、上記Ｘ，Ｙデコーダ回路３
ａ，３ｂによつて選択されているメモリセルに書
き込まれるようにされている。
り入力されたデータが、入出力回路５内の書込み
ドライバによつて、上記Ｘ，Ｙデコーダ回路３
ａ，３ｂによつて選択されているメモリセルに書
き込まれるようにされている。
ここまでの構成は従来の一般的なダイナミツク
メモリと同様の構成である。
メモリと同様の構成である。
しかして、この実施例では、上記回路ブロツク
とともに、外部から与えられるビツトパターンを
一時的に保持するための比較パターン用レジスタ
と、この比較パターン用レジスタ７に保持されて
いるビツトパターンとメモリアレイ１内から読み
出されて読出回路４内に保持されているデータの
ビツトパターンとを比較する比較回路８が設けら
れている。
とともに、外部から与えられるビツトパターンを
一時的に保持するための比較パターン用レジスタ
と、この比較パターン用レジスタ７に保持されて
いるビツトパターンとメモリアレイ１内から読み
出されて読出回路４内に保持されているデータの
ビツトパターンとを比較する比較回路８が設けら
れている。
さらに、この実施例では、上記比較パターン用
レジスタ７に保持されたビツトパターンのうち、
メモリアレイ１内から読み出されたデータと比較
すべきビツトを指定し、他のビツトのデータは比
較の対象とされないようにするためのマスク用レ
ジスタ９が設けられている。このマスク用レジス
タ９も上記比較パターン用レジスタ７と同様に外
部から与えられる信号によつてセツトできるよう
にされている。
レジスタ７に保持されたビツトパターンのうち、
メモリアレイ１内から読み出されたデータと比較
すべきビツトを指定し、他のビツトのデータは比
較の対象とされないようにするためのマスク用レ
ジスタ９が設けられている。このマスク用レジス
タ９も上記比較パターン用レジスタ７と同様に外
部から与えられる信号によつてセツトできるよう
にされている。
上記レジスタ７および９は、公知のフリツプフ
ロツプを用いた一種のスタテイツクRAMにより
構成し、たとえばこれを上記Ｙデコーダ３ｂによ
つて指定して各ビツトに外部からのデータを入れ
て行くようにすることができる。また、比較回路
８は、例えば適当な論理ゲート回路を組み合わせ
ることにより、マスク用レジスタ９内の“１”さ
れているビツトに対応する比較パターン用レジス
タ７のビツトのデータのみを取り込んで、読出回
路４内にラツチされているデータと比較し、両方
のビツトパターンが一致したときにのみ一致信号
PCを出力するように構成される。
ロツプを用いた一種のスタテイツクRAMにより
構成し、たとえばこれを上記Ｙデコーダ３ｂによ
つて指定して各ビツトに外部からのデータを入れ
て行くようにすることができる。また、比較回路
８は、例えば適当な論理ゲート回路を組み合わせ
ることにより、マスク用レジスタ９内の“１”さ
れているビツトに対応する比較パターン用レジス
タ７のビツトのデータのみを取り込んで、読出回
路４内にラツチされているデータと比較し、両方
のビツトパターンが一致したときにのみ一致信号
PCを出力するように構成される。
従つて、上記実施例のようなRAMを使用する
と、マイクロコンピユータシステムにおいて、メ
モリ内から一つずつデータ（ビツトパターン）を
読み出してきて、比較用ビツトパターンと一致す
るか否かの一致判定やパターンマツチング等が短
時間に行なえるようになる。
と、マイクロコンピユータシステムにおいて、メ
モリ内から一つずつデータ（ビツトパターン）を
読み出してきて、比較用ビツトパターンと一致す
るか否かの一致判定やパターンマツチング等が短
時間に行なえるようになる。
また、上記実施例のRAMを用いれば、計算機
を使つた次のような大規模情報の検索に応用する
ことができる。
を使つた次のような大規模情報の検索に応用する
ことができる。
すなわち、上記RAMのメモリアレイ１内の各
行には、先頭にインデツクスとなるコードを付
し、その後にアドレス情報を示すバイナリデータ
を有するようなデータをそれぞれ入れておく。上
記アドレス情報は、上記インデツクスによつて整
理された情報が格納されている別のメインメモリ
内の位置（番地）を示す情報となる。一方、比較
パターン用レジスタ７には検索すべきデータ（イ
ンデツクスコード）のビツトパターンを入れる。
また、マスク用レジスタ９には、上記インデツク
ス用コードのビツト数に対応したビツトについて
のみ“１”を書き込んでおく。
行には、先頭にインデツクスとなるコードを付
し、その後にアドレス情報を示すバイナリデータ
を有するようなデータをそれぞれ入れておく。上
記アドレス情報は、上記インデツクスによつて整
理された情報が格納されている別のメインメモリ
内の位置（番地）を示す情報となる。一方、比較
パターン用レジスタ７には検索すべきデータ（イ
ンデツクスコード）のビツトパターンを入れる。
また、マスク用レジスタ９には、上記インデツク
ス用コードのビツト数に対応したビツトについて
のみ“１”を書き込んでおく。
次に、上記メモリアレイ１を一行ずつアクセス
して、最初の一行目のデータを読出回路４に読み
出す。すると、比較回路８によつて、メモリアレ
イ１から読み出されたデータのうちインデツクス
たるコードの部分と比較パターン用レジスタ７に
保持されている検索用ビツトパターンとが比較さ
れる。このとき、ビツトパターンが一致していな
いと、比較回路８からは一致信PCが出力されな
いので、計算機は読出回路４に読み出されている
データを無視して、直ちにメモリアレイ１内の次
の行をアクセスする。このようにして、一行ずつ
データが読み出されて検索用のビツトパターンと
次々と比較され、インデツクスコード部分と検索
用ビツトパターンが一致したときに、比較回路８
から一致信号PCが外部へ出力される。計算機が
この一致信号PCを受け取ると、Ｙデコーダ回路
３ｂを駆動して読出回路４に保持されているデー
タのうち、インデツクスコードの後のアドレス情
報を外部へ吐き出させる。
して、最初の一行目のデータを読出回路４に読み
出す。すると、比較回路８によつて、メモリアレ
イ１から読み出されたデータのうちインデツクス
たるコードの部分と比較パターン用レジスタ７に
保持されている検索用ビツトパターンとが比較さ
れる。このとき、ビツトパターンが一致していな
いと、比較回路８からは一致信PCが出力されな
いので、計算機は読出回路４に読み出されている
データを無視して、直ちにメモリアレイ１内の次
の行をアクセスする。このようにして、一行ずつ
データが読み出されて検索用のビツトパターンと
次々と比較され、インデツクスコード部分と検索
用ビツトパターンが一致したときに、比較回路８
から一致信号PCが外部へ出力される。計算機が
この一致信号PCを受け取ると、Ｙデコーダ回路
３ｂを駆動して読出回路４に保持されているデー
タのうち、インデツクスコードの後のアドレス情
報を外部へ吐き出させる。
このようにしてメモリより吐き出されたアドレ
スを使つて計算機が、大量の情報が格納されてい
るメインメモリから所望の情報を読み出せば、必
要な情報を非常に短い時間に得ることができる。
スを使つて計算機が、大量の情報が格納されてい
るメインメモリから所望の情報を読み出せば、必
要な情報を非常に短い時間に得ることができる。
従来の半導体メモリを使つて上記のような検索
を行なおうとすると、検索すべきデータをいちい
ちメモリから外部へ読み出して計算機自身が検索
データとパターンが一致してか否かを判定しなけ
ればならなかつた。しかるに、メモリから外部へ
の読出しは、読み出されるデータのビツト数に等
しいサイクル数分の時間を必要とするため、一致
判定に要する時間が非常に長くなつてしまう。こ
れに対し、実施例のようなメモリにおいては、検
索すべきデータを外部へ一ビツトずつ読み出さず
に、メモリ内部で一度に全ビツトのパターンの一
致、不一致を判定してその結果が出力される。そ
のため、外部へのデータの読出しに費やされる時
間が大幅に縮減され、大規模な情報を高速で検索
することが可能となる。
を行なおうとすると、検索すべきデータをいちい
ちメモリから外部へ読み出して計算機自身が検索
データとパターンが一致してか否かを判定しなけ
ればならなかつた。しかるに、メモリから外部へ
の読出しは、読み出されるデータのビツト数に等
しいサイクル数分の時間を必要とするため、一致
判定に要する時間が非常に長くなつてしまう。こ
れに対し、実施例のようなメモリにおいては、検
索すべきデータを外部へ一ビツトずつ読み出さず
に、メモリ内部で一度に全ビツトのパターンの一
致、不一致を判定してその結果が出力される。そ
のため、外部へのデータの読出しに費やされる時
間が大幅に縮減され、大規模な情報を高速で検索
することが可能となる。
しかも、最近の大容量メモリでは、Ｘデコーダ
回路３ａによつて一行分のデータをセンスアンプ
に読み出す構成が採用されているので、一行分の
データを読み出して保持するセンスアンプ（読出
回路４）を新たに設けてやる必要がなく、比較的
簡単な回路の追加で、上記のようなすぐれた機能
を付加させることができる。
回路３ａによつて一行分のデータをセンスアンプ
に読み出す構成が採用されているので、一行分の
データを読み出して保持するセンスアンプ（読出
回路４）を新たに設けてやる必要がなく、比較的
簡単な回路の追加で、上記のようなすぐれた機能
を付加させることができる。
なお、上記実施例のメモリには、読出回路４に
読み出された一行分のデータのうち比較すべきビ
ツトを指定するためのマスク用レジスタ９が設け
られているが、比較すべきビツト数（インデツク
スコードのビツト数）が固定されているような場
合あるいは全ビツトパターンを比較するような場
合には、マスク用レジスタを設けないようにする
ことも可能である。
読み出された一行分のデータのうち比較すべきビ
ツトを指定するためのマスク用レジスタ９が設け
られているが、比較すべきビツト数（インデツク
スコードのビツト数）が固定されているような場
合あるいは全ビツトパターンを比較するような場
合には、マスク用レジスタを設けないようにする
ことも可能である。
また、比較回路８や比較パターン用レジスタ７
およびマスク用レジスタ９は上記実施例の構成の
ものに限定されるものではない。
およびマスク用レジスタ９は上記実施例の構成の
ものに限定されるものではない。
以上説明したごとくこの発明は、メモリ内部
に、外部から与えるようにビツトパターンを一時
的に保持する比較パターン用レジスタと、アドレ
ス対応でメモリアレイ内から読み出されたデータ
と上記比較パターンとを比較して一致しているか
否かを検出して適当な信号（一致信号）を出力す
る比較回路とを設けてなるので、いちいちメモリ
内のデータを外部へ読み出して与えられた比較用
ビツトパターンと一致するか否かを検出すること
なく、同一のビツトパターンのデータがメモリ内
にあるか否かを判別することができ、これによつ
てデータの一致判定や大規模な情報の検索等が高
速で行なえるようになるという効果がある。
に、外部から与えるようにビツトパターンを一時
的に保持する比較パターン用レジスタと、アドレ
ス対応でメモリアレイ内から読み出されたデータ
と上記比較パターンとを比較して一致しているか
否かを検出して適当な信号（一致信号）を出力す
る比較回路とを設けてなるので、いちいちメモリ
内のデータを外部へ読み出して与えられた比較用
ビツトパターンと一致するか否かを検出すること
なく、同一のビツトパターンのデータがメモリ内
にあるか否かを判別することができ、これによつ
てデータの一致判定や大規模な情報の検索等が高
速で行なえるようになるという効果がある。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
上記実施例では本発明をダイナミツクRAMに
適用したものについて説明したが、この発明はこ
れに限定されるものではなくROM（リード・オ
ン・メモリ）その他半導体記憶装置一般に利用で
きるものである。
適用したものについて説明したが、この発明はこ
れに限定されるものではなくROM（リード・オ
ン・メモリ）その他半導体記憶装置一般に利用で
きるものである。
第１図は本発明を適用した半導体メモリの一実
施例を示すブロツク図である。 １…メモリアレイ、３ａ…選択回路（Ｘデコー
ダ回路）、４…読出回路、７…比較パターン用レ
ジスタ、８…比較回路。
施例を示すブロツク図である。 １…メモリアレイ、３ａ…選択回路（Ｘデコー
ダ回路）、４…読出回路、７…比較パターン用レ
ジスタ、８…比較回路。
Claims (1)
- １ 複数個の1MOS型メモリセルがマトリクス状
に配設されてなり、該マトリクスの各行のメモリ
セルには先頭にインデツクスとなるコードを付
し、その後にアドレス情報を示すバイナリデータ
を有するデータが入力されてなるメモリアレイ
と、外部から供給されるアドレス信号に基づいて
上記メモリアレイ内の一行単位のメモリセルを選
択する選択回路と、該選択回路によつて選択され
た一行分のメモリセルのデータを一度に読み出
し、ラツチできるように構成されたセンスアンプ
からなる読出し回路と、外部から与えられるビツ
トパターンを一時的に保持する比較パターン用レ
ジスタと、上記選択回路によつて指定される上記
インデツクス用コードのビツト数に対応したビツ
トについてのみ第１レベルのデータが入力される
ように構成されたマスク用レジスタと、上記読出
し回路に読み出されたビツトパターンと上記比較
パターン用レジスタのビツトパターンとが一致す
るか否かを検出して外部へ出力する比較回路とを
備え、該比較回路は上記マスク用レジスタ内に保
持されている上記第１レベルのデータに対応する
上記比較パターン用レジスタのビツトのデータの
みを取り込んで上記読出し回路内にラツチされて
いるデータと比較し、両方のビツトパターンが一
致したときのみ一致信号を出力することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080856A JPS59207477A (ja) | 1983-05-11 | 1983-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080856A JPS59207477A (ja) | 1983-05-11 | 1983-05-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207477A JPS59207477A (ja) | 1984-11-24 |
| JPH0527193B2 true JPH0527193B2 (ja) | 1993-04-20 |
Family
ID=13729982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080856A Granted JPS59207477A (ja) | 1983-05-11 | 1983-05-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207477A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6339191A (ja) * | 1986-08-05 | 1988-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH023144A (ja) * | 1988-06-15 | 1990-01-08 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362342A (en) * | 1976-11-15 | 1978-06-03 | Matsushita Electric Works Ltd | Simplified flush toilet |
-
1983
- 1983-05-11 JP JP58080856A patent/JPS59207477A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207477A (ja) | 1984-11-24 |
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