JPH0527263A

JPH0527263A - 液晶表示装置

Info

Publication number: JPH0527263A
Application number: JP18125791A
Authority: JP
Inventors: Koji Suzuki; 幸治鈴木; Kohei Suzuki; 公平鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-07-22
Filing date: 1991-07-22
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】静電気対策とアレイテスター測定とが両立でき
る液晶表示装置を提供することにある。【構成】マトリクス配列された画素電極２４と、各画素
電極２４に設けられた薄膜トランジスタ２１と、この薄
膜トランジスタ２１を制御する複数本のアドレス線２及
びこれに直交する複数本のデータ線３と、並列接続され
た薄膜トランジスタ１０ａ，１０ｂを介して、アドレス
線２及びデータ線３に接続された、表示領域外に設けら
れた短絡用外周配線１と、薄膜トランジスタ１０ａ，１
０ｂのゲートとアドレス線２との間に挿設された並列接
続された抵抗体９ａ，９ｂとキャパシタ１０ａ，１０ｂ
とを備えていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置に係わり、
特にアレイ基板の改良に関する。

【０００２】

【従来の技術】液晶表示装置は薄型・軽量であり、低電
圧駆動が可能で更にカラー化も容易である等の特徴を有
し、近年、パーソナルコンピュータ，ワープロなどの表
示装置として利用されている。中でも各画素毎に、スイ
ッチング素子として薄膜トランジスタ（ＴＦＴ）を設け
たいわゆるアクディブマトリックス型液晶表示装置は、
多画素にしてもコントラスト，レスポンス等の劣化がな
く、更に、中間調表示も可能であることから、フルカラ
ーテレビや、ＯＡ用の表示装置として最適な方式であ
る。

【０００３】このアクディブマトリックス型液晶表示装
置は、２枚の平面ガラス基板（アレイ基板，対向基板）
と、これら基板間に挟まれた液晶層とからなる基本構成
をとっている。一方のガラス基板、即ち、対向基板上に
は、各画素に対応したカラーフィルター配列と、透明電
極（対向電極）とが形成されており、アレイ基板には、
マトリックス状に配列された透明電極からなる画素電極
と、各画素電極にそのソース電極が接続されたＴＦＴが
設けられている。ＴＦＴのゲート電極は、Ｘ方向に設け
られたアドレス線に接続され、ドレイン電極はアドレス
線と直角方向に設けられたデータ線に接続されている。

【０００４】このように構成された液晶表示装置では、
所定のタイミングでアドレス線，データ線にそれぞれア
ドレス信号，データ信号を印加することにより、各画素
電極に表示に対応した電圧を選択的に印加することがで
きる。液晶層の配向は、即ち、光透過率は、対向電極と
画素電極との電位差で制御でき、これにより任意の表示
が可能となる。詳細はＴ．Ｐ．Ｂｒｏｄｙらの文献（Ｉ
ＥＥＥＴｖａｎｓｏｎＥｌｅｃｔ．Ｄｅｕ．Ｖｏｌ
ＥＤ−２０，Ｎｏｖ．１９７３，ｐｐ．９９５−１０
０１）に述べられている。

【０００５】表示特性はスイッチング素子として用いら
れているＴＦＴの性能に大きく依存する。この性能は、
一般的に、電子移動度μ_n，しきい値電圧Ｖ_th及びオフ
電流Ｉ_offで代表される。いずれの特性も表示特性に対
して重要な因子となり、製造プロセスの管理により所望
の値が維持されている。ところで、ＴＦＴはＳｉＩＣの
ＭＯＳトランジスタと同様に一般的に静電気に弱いた
め、静電気を逃がす工夫が液晶表示装置になされてい
る。例えば、製造工程中のＴＦＴアレイ基板では、図９
に示すように、短絡用外周配線１を設けて静電気を逃が
すようにしている。

【０００６】即ち、アドレス線２とデータ線３との交点
５にＴＦＴと画素電極とからなる単位画素が設けられた
アレイ基板において、全てのアドレス線２及びデータ電
極線３をＴＦＴアレイ領域の外側で短絡用外周配線１と
短絡し、これにより、製造工程中に発生した静電気を、
アドレス線２−外周短絡線１−データ線３を介して瞬時
に放電させることにより、単位画素中のＴＦＴの特性劣
化を防止している。そして製造工程の終了後には、これ
ら外周短絡線１をスクライブによりアレイ基板から切り
離すことにより、各線１，２，３をそれぞれ電気的に分
離し、アドレス線２，データ線３に外部駆動信号をＩＣ
から供給することにより液晶表示装置に信号を与える。

【０００７】ところで、液晶表示装置の製造工程は、大
きく分けて、アレイ基板を作成するアレイ工程，カラー
フィルタ層を形成する対向基板製造工程，両基板を組み
立てて、液晶層を注入するセル工程，そして、周辺駆動
回路を設けるモジュール工程とからなる。

【０００８】ＴＦＴを用いたアクティブマトリックス型
液晶表示装置では、各工程が長く、複雑なため、歩留は
ＴＦＴを用いない単純マトリックス型液晶表示装置より
も悪い。したがって、各工程で生じる不良品を次工程に
流さないことは、製造コストを下げるうえで極めて重要
である。

【０００９】しかしながら、アレイ工程の不良、特に画
素単位の点欠陥不良を、アレイ工程終了後に検査するの
は困難であったため、セル工程終了後に初めてアレイ工
程の不具合が検出されていた。このため、対向基板を無
駄にするばかりでなく、不要なセル工程まで行なうこと
になる。

【００１０】この問題は、Ｒ．Ｗｉｓｎｉｆｆらが考案
したアレイ基板テスター（１０９ＳＩＤＤｉｇｅｓｔ
Ｍａｙ，１９９０，ｐｐ．１９０−１９３）により解
決された。これは、アレイ基板を表示状態に近い駆動で
動作させ、各画素電極の電位を検出するため、点欠陥レ
ベルの不良をも検出することができる。

【００１１】しかしながら、微弱な信号を検出するた
め、検出回路の入力インピーダンスが比較的高いため、
上述したような静電気を放電させる短絡用外周配線１を
用いると、このアレイテスターでのアレイ基板のチェッ
クができないという問題があった。

【００１２】一方、短絡用外周配線１を設けない場合に
は、アレイテスターにより、静電気によるＴＦＴの特性
劣化を含む、アレイ工程中に発生した種々の欠陥を全て
検出でき、次のセル工程に良品のみを流品することは可
能である。

【００１３】しかしながら、この場合、短絡用外周配線
１を設けていないため、アレイ工程及びこの後工程であ
るセル工程で静電気による不良が増加するため、歩留が
低下するという問題が生じる。

【００１４】

【発明が解決しようとする課題】上述の如く、従来の液
晶表示装置においては、その製造工程で発生する静電気
によるＴＦＴ特性の劣化対策と、アレイ基板の欠陥検出
のためのアレイテスター測定とが両立しないという問題
があった。

【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、静電気対策とアレイテ
スター測定とが両立できる液晶表示装置を提供すること
にある。

【００１６】

【課題を解決するための手段】本発明の骨子は、アドレ
ス線及びデータ線を放電回路を介して短絡用外周配線に
接続したことにある。

【００１７】即ち、上記の目的を達成するために、本発
明の液晶表示装置は、マトリクス配列された画素電極
と、各画素電極に設けられたスイッチング素子と、この
スイッチング素子を制御する複数本のアドレス線及びこ
れに直交する複数本のデータ線と、並列接続された薄膜
トランジスタを介して、前記アドレス線及び前記データ
線に接続された、表示領域外に設けられた短絡用外周配
線と、前記アドレス線に接続された前記並列接続された
薄膜トランジスタの一方のゲートと前記アドレス線との
間及び他方のゲートと前記短絡用外周配線との間に挿設
された並列接続された抵抗体と容量体と、前記データ線
に接続された前記並列接続された薄膜トランジスタの一
方のゲートと前記データ線との間及び他方のゲートと前
記短絡用外周配線との間に挿設された並列接続された抵
抗体と容量体とを備えたことを特徴とする。

【００１８】

【作用】本発明の液晶表示装置では、アドレス線及びデ
ータ線を並列接続された薄膜トランジスタを介して短絡
用外周配線に接続しているため、正負どちらの電荷がア
ドレス線，データ線に帯電しても、薄膜トランジスタの
ゲートに絶対値がしきい値電圧の電圧が印加されると、
薄膜トランジスタがオンになり、短絡用外周配線に電荷
を流し放電させることができる。

【００１９】また、薄膜トランジスタの大きさ、例え
ば、チャネル長，チャネル幅を調整することで、薄膜ト
ランジスタの抵抗を、アレイテスター測定に影響を与え
ない値に設定でき、静電気によるスイッチング素子の特
性防止と両立できる。

【００２０】また、薄膜トランジスタのゲートとアドレ
ス線との間及び薄膜トランジスタとデータ線との間に容
量体が挿設されているため、薄膜トランジスタのゲート
には、ゲート容量と容量体の容量とで分割された電圧が
印加され、大きな電圧が印加されても薄膜トランジスタ
が絶縁破壊されるという問題は生じない。

【００２１】また、薄膜トランジスタのゲートとアドレ
ス線との間及び薄膜トランジスタとデータ線との間に抵
抗体が挿設されているため、容量分割によるゲート電圧
がしきい値電圧より小さい場合でも、アドレス線又はデ
ータ線の電圧がしきい値電圧以上の場合には、その電圧
を抵抗体を介してゲートに印加でき、さらなる放電が期
待できる。

【００２２】

【実施例】以下、図面を参照しながら実施例を説明す
る。

【００２３】図１は本発明の一実施例に係る液晶表示装
置のアレイ基板の概略構成図、図２は同アレイ基板の交
点５の画素回路を示す図、図３は同アレイ基板中の放電
回路７を示す図である。

【００２４】ガラス等の透光性絶縁材料からなるアレイ
基板上には、複数本のアドレス線２とこれらに直交する
複数本のデータ線３とが設けられ、それぞれの交点５に
は図２に示される画素回路が設けられている。また、ア
レイ基板の周辺には、アルミニウムからなる短絡用外周
配線１が設けられており、各アドレス線２及びデータ線
３は、図３に示される放電回路７を介して、上記短絡用
外周配線１に接続されている。

【００２５】画素回路は、図２に示したように、活性層
にアモルファスシリコンを用いたｎチャンネルのＴＦＴ
２１と、このＴＦＴ２１のドレインに接続された透明画
素電極２４とで構成されている。ＴＦＴ２１のゲート，
ソースはそれぞれアドレス線２，データ線３に接続され
ている。

【００２６】放電回路７は、図３に示したように、並列
接続された放電用のＴＦＴ１０ａ，１０ｂと、ＴＦＴ１
０ａのゲートとアドレス線２又はデータ線３との間に挿
設された並列接続されたキャパシタ８ａと抵抗体９ａ
と、ＴＦＴ１０ｂのゲートと短絡用外周配線１との間に
挿設された並列接続されたキャパシタ８ｂと抵抗体９ｂ
とで構成されている。

【００２７】上記アレイ基板は、これと対向するカラー
フィルター層が設けられた対向基板と共にツイストネマ
チックモードの液晶層２２を狭持し、液晶表示パネルを
構成する。また、対向基板の表面には透明対向電極２３
が設けられており、この透明対向電極２３と透明画素電
極２４との電位差により、液晶層２２の光透過率を制御
できる。透明画素電極２４の電位はＴＦＴ２１により各
画素独立に制御できるため、任意の表示が可能となる。
なお、図１において６はスクライブラインである。図４
は短絡用外周配線１とデータ線３との間に設けられた、
放電回路７の具体的な構造を示す平面図であり、図５は
そのＡ−Ａ´断面図である。

【００２８】透光性の絶縁基板１８上には、モリブデン
タンタルの合金からなるゲート電極１４ｃ，１４ｄが設
けられ、これらゲート電極１４ｃ，１４ｄは窒化シリコ
ン膜からなるゲート絶縁膜１９で覆われている。ゲート
絶縁膜１９にはコンタクトホール１１ｃ，１１ｄが開孔
され、それぞれゲート電極１４ｃ，１４ｄに接続する引
き出し電極１７ｃ，１７ｄが設けられている。引き出し
電極１７ｃ，１７ｄは、それぞれアモルファスシリコン
からなる抵抗体９ｃ，９ｄに接続されている。ゲート電
極１４ｃ，１４ｄ上には、ゲート絶縁膜１９を介してそ
れぞれアモルファスシリコンからなる活性層１５ｃ，１
５ｄが設けられている。活性層１５ｃ，１５ｄ上には、
それぞれ窒化シリコンからなるチャネル保護膜１６ｃ，
１６ｄが設けられている。これらゲート電極１４ｃ，１
４ｄ、ゲート絶縁膜１９、活性層１５ｃ，１５ｄ、チャ
ネル保護膜１６ｃ，１６ｄにより逆スタガー型のＴＦＴ
１０ｃ，１０ｄが構成されている。また、短絡用外周配
線１とゲート絶縁膜１９とゲート電極１４ｃとでキャパ
シタ８ｃが構成され、データ線３とゲート絶縁膜１９と
ゲート電極１４ｄとでキャパシタ８ｄが構成されてい
る。なお、短絡用外周配線１とアドレス線２との間にも
全く同様の放電回路７を設けてある。このように構成さ
れたアレイ基板では次のようにして静電気によるＴＦＴ
２１の低下が防止される。図６は上記アレイ基板からな
る液晶表示装置の模式的な等価回路図である。

【００２９】ＴＦＴアレイ基板の製造工程において、正
の静電気１２がアドレス線２に帯電したとする。このと
き、アドレス線２とデータ線３との間には、静電気１２
に対応した電圧Ｖ_cが印加された状態となっている。

【００３０】上述したように、アドレス線２は放電用の
ＴＦＴ１０ａ，１０ｂを介して短絡用外周配線１に接続
され、データ線３は放電用のＴＦＴ１０ｃ，１０ｄを介
して短絡用外周配線１に接続されているため、アドレス
線２−短絡用外周配線１間，データ線３−短絡用外周配
線１間には、それぞれＶ_c＝Ｖ_a＋Ｖ_bの関係を満たす
電圧Ｖ_a，Ｖ_bが印加される。ＴＦＴ１０ａのゲート電
極には、電圧Ｖ_aを容量８ａ及びＴＦＴ10ａのゲート容
量により分割された電圧が印加される。同様にＴＦＴ１
０ｂ，１０ｃ，１０ｄのゲート電極にも電圧が印加され
る。この結果、放電用のＴＦＴ１０ａ〜１０ｄのゲート
電極に、しきい値電圧Ｖ_th以上の電圧が印加されると、
ＴＦＴ１０ａ〜１０ｄがオン状態となり電流が流れ、静
電気１２は消滅し、スイッチングトランジスタとしての
ＴＦＴ２１の特性劣化を防止することができる。

【００３１】以上の説明では、正の静電気１２がアドレ
ス線に帯電したとしたが、負の静電気の場合にも同様
に、ＴＦＴ２１の特性劣化を防止することができる。何
故なら、並列接続されたＴＦＴ１０ａ，１０ｂ及びＴＦ
Ｔ１０ｃ，１０ｄは、図７に示すような双極性の電流Ｉ
−電圧Ｖ特性となるため、アドレス線２に帯電した静電
気の極性にかかわらずその静電気を放電できるからであ
る。

【００３２】更に、上記電流Ｉは、ゲート電圧Ｖ_Gとし
きい値電圧Ｖ_thとの差の二乗に比例するため、静電気が
大きいほど、放電能力が高くなり、瞬時に静電気を放電
でき、ＴＦＴ２１の劣化を防止することができる。ま
た、キャパシタ８ａ〜８ｄは、静電気による電圧が著し
く高い場合でも、それぞれＴＦＴ１０ａ〜１０ｄのゲー
ト電極に印加される電圧を分割し、低減させる効果があ
るため、ＴＦＴ１０ａ〜１０ｄのゲート絶縁膜破壊を防
止することができる。また、キャパシタ８ａ〜８ｄの値
は製造プロセス中に発生する最大静電気量に対して多少
の余裕をもたすように設定することにより、ＴＦＴ１０
ａ〜１０ｄの絶縁破壊を確実に防止できる。また、抵抗
体９ａは、アドレス線２，データ線３の電圧を容量分割
でなく、直接ＴＦＴ１０ａのゲート電極に印加するため
に設けてある。

【００３３】即ち、放電の初期では、過渡現象的に電圧
Ｖａが変化するため、抵抗体９ａは無視でき、この結
果、ＴＦＴ１０ａのゲート電極に印加される電圧は、キ
ャパシタ８ａの容量とＴＦＴ１０ａのゲート容量とで分
割された電圧となる。このとき、ゲート電圧Ｖ_Gがしき
い値電圧Ｖ_thより小さくなると、ＴＦＴ１０ａがオフと
なり、放電が終了する。

【００３４】しかしながら、ゲート電圧Ｖ_Gがしきい値
電圧Ｖ_thより小さくなっても、すぐにアドレス線２，デ
ータ線３の電圧がしきい値電圧Ｖ_thより小さくなるので
はなく、定常状態で且つアドレス線２，データ線３の電
圧がしきい値電圧Ｖ_th以上の期間がある。このとき、キ
ャパシタ８ａは無視でき、抵抗体９ａを介してしきい値
電圧Ｖ_th以上の電圧をゲート電極に印加でき、更に放電
を行なうことができる。この結果、アドレス線２，デー
タ線３の電圧をしきい値電圧Ｖ_thにまで下げることがで
き、ＴＦＴ２１の特性劣化を防止できる。なお、抵抗体
９ｂ〜９ｄも同様な目的で設けてある。

【００３５】また、アレイテスター測定は、アレイテス
ターによりアドレス線２又はデータ線３に印加される電
圧の範囲において、測定に影響を与えない程度の高抵抗
となるようにＴＦＴ１０ａ〜１０ｄの大きさを設定する
ことで行なうことができる。なお、高圧の静電気放電で
は十分低いインピーダンスとなるため、放電能力は十分
確保することができる。

【００３６】具体的には、ＴＦＴ１０ｃ，１０ｄに関し
ては、チャネル長を１２μｍ，チャネル巾を５００μｍ
とし、短絡用外周配線１とデータ線３との間に、例え
ば、２０Ｖの電圧が印加されたとき、チャンネル抵抗が
ほぼ２００ｋΩになるように設定する。また、キャパシ
タ８ｃ，８ｄの容量を約１．５ｐＦに設定し、ＴＦＴ１
０ｃ，１０ｄのゲート電極に、データ線３に発生した静
電気の約半分程度の電圧が印加されるように設定する。
また、抵抗体９ｃ，９ｄの抵抗は、約１００ＭΩに設定
する。即ち、抵抗値が一本のデータ線３の抵抗値より高
く設定する。また、ＴＦＴ１０ｃ，１０ｄ，キャパシタ
８ｃ，８ｄ，抵抗体９ａ，９ｄも同様に設定する。この
場合、抵抗体９ａ，９ｄの抵抗値が一本のアドレス線２
の抵抗値より高く設定する。

【００３７】このように設定することで、アレイテスタ
ーにより、アドレス線２，データ線３の各電極パッド４
にプロービングしても、プローブから見た短絡用外周配
線１のインピーダンスが高いため、測定が可能となる。
また、アレイテスターから各電極パッド４に印加される
最大電圧は２０Ｖであるため、このインピーダンスは最
少で約２００ｋΩあり、測定には全く問題はなかった。

【００３８】また、液晶パネルの製造工程中で発生する
静電気は、最大で約５００〜１０００Ｖに達すると推定
されるが、１ｋＶが印加されたとき、ＴＦＴのゲートに
は約５００Ｖの電圧が瞬間的に加わる。しかしオン抵抗
は（２０／５００）² ×２００＝１６０Ωとなり、静電
気は極めて短時間に放電される。なお、キャパシタ８
ｃ，８ｄを設けなったところ、ＴＦＴのゲート電極には
直接１ｋＶの電位が加わり、ＴＦＴ１０ｃ又はＴＦＴ１
０ｄのゲート絶縁膜が破壊される場合もあった。しか
し、キャパシタ８ｃ，８ｄを設けた場合には、絶縁破壊
を皆無にすることができた。

【００３９】かくして本実施例によれば、静電気の放電
を確実に行なうことができ、且つアレイテスターによる
測定も支障なくできるアレイ基板を得ることができる。
しかも、放電用のＴＦＴ１０は、放電回路７に高電圧が
印加されても、絶縁破壊されることはない。

【００４０】また、短絡用外周配線１，放電回路７は、
液晶パネルの完成後に切り離しても良いが、そのまま残
しても液晶表示装置を実現することも可能である。この
場合、電極パッド４に接続される周辺ドライバーＩＣの
出力インピーダンスよりも十分高い抵抗となるように放
電用のＴＦＴ１０の寸法を決めておけばよい。

【００４１】なお、本発明は上述した実施例に限定され
るものではない。例えば、アドレス線２，信号線３の静
電気を更に完全に放電させるために、図８に示すよう
に、高抵抗１３を設けた放電回路を用いても良い。この
場合、抵抗体９，１３を介した放電は、ＴＦＴ１０を介
した放電よりも時間がかかるが、アドレス線２，データ
３の電圧が十分低いため、ＴＦＴ２１の特性が劣化する
問題は生じない。

【００４２】また、上記実施例では、短絡用外周配線１
をアレイ基板の外周に設けたが、ＴＦＴアレイ部の外周
に設けても良い。要は表示領域外であれば良い。また、
直列接続された複数個のキャパシターを用いても良い。
更にまた、薄膜トランジスタ以外のトランジスタを用い
ても良い。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施できる。

【００４３】

【発明の効果】以上詳述したように本発明によれば、ア
ドレス線及びデータ線を並列接続された薄膜トランジス
タからなる放電回路を介して短絡用外周配線に接続して
いるため、静電気によるスイッチング素子の特性劣化
と、アレイ基板の欠陥検出のためのアレイテスター測定
が両立できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る液晶表示装置のアレイ
基板の概略構成図。

【図２】図１のアレイ基板の画素回路を示す図。

【図３】図１のアレイ基板中の放電回路を示す図。

【図４】放電回路の具体的な構造を示す平面図。

【図５】図４の平面図のＡ−Ａ´断面図。

【図６】図１のアレイ基板からなる液晶表示装置の模式
的な等価回路図。

【図７】放電回路のＴＦＴの電流と電圧との関係を示す
特性図。

【図８】高抵抗体を設けた放電回路。

【図９】従来の静電気防止策を説明するための図。

【符号の説明】

１…短絡用外周配線、２…アドレス線、３…データ線、
４…電極パッド、６…スクライブライン、７…放電回
路、８ａ〜８ｄ…キャパシタ、９ａ〜９ｄ…抵抗体、１
０ａ〜１０ｄ，１１ｃ，１１ｄ…コンタクトホール、１
２…静電気、１３…高抵抗体、１４ｃ，１４ｄ…ゲート
電極、１５ｃ，１５ｄ…活性層、１６ｃ，１６ｄ…チャ
ネル保護膜、１７ｃ，１７ｄ…取り出し電極、１８…基
板、１９…ゲート絶縁膜、２１…ＴＦＴ、２２…液晶
層、２３…透明対向電極、２４…透明画素電極。

Claims

【特許請求の範囲】【請求項１】マトリクス配列された画素電極と、各画素電極に設けられたスイッチング素子と、このスイッチング素子を制御する複数本のアドレス線及
びこれに直交する複数本のデータ線と、並列接続された薄膜トランジスタを介して、前記アドレ
ス線及び前記データ線に接続された、表示領域外に設け
られた短絡用外周配線と、前記アドレス線に接続された前記並列接続された薄膜ト
ランジスタの一方のゲートと前記アドレス線との間及び
他方のゲートと前記短絡用外周配線との間に挿設された
並列接続された抵抗体と容量体と、前記データ線に接続された前記並列接続された薄膜トラ
ンジスタの一方のゲートと前記データ線との間及び他方
のゲートと前記短絡用外周配線との間に挿設された並列
接続された抵抗体と容量体とを有することを特徴とする
液晶表示装置。