JPH0527300B2

JPH0527300B2 -

Info

Publication number: JPH0527300B2
Application number: JP54047910A
Authority: JP
Inventors: Makoto Furuhata; Toyotaka Machida; Juichi Ikemura
Original assignee: Hitachi Ltd; Victor Company of Japan Ltd
Current assignee: Hitachi Ltd; Victor Company of Japan Ltd
Priority date: 1979-04-20
Filing date: 1979-04-20
Publication date: 1993-04-20
Also published as: US4328513A; IT8041559A0; GB2049343B; DE3014838C2; JPS55147077A; FR2454734A1; FR2454734B1; DE3014838A1; GB2049343A; IT1154184B

Description

【発明の詳細な説明】

この発明は、テレビジヨン放送において使用す
る同期信号発生装置に関する。テレビジヨンカメラのようなテレビジヨン放送
機器においては、テレビジヨン放送の基準となる
色搬送波信号、水平同期信号、垂直同期信号等の
各種信号を発生させるための同期信号発生装置が
使用される。この場合、テレビジヨン放送機器を
低価格化するため及び高密度化するために、同期
信号発生装置は、１つの安定化された発振信号を
基準として信号合成等により上記の各種信号を発
生させる構成とされる方が望ましい。ここで、例えば一台だけのテレビカジヨンメラ
を使用する場合に対し、２台ないしはそれ以上の
複数のテレビジヨンカメラを使用する場合には、
１つのテレビジヨンカメラにおける上記各種信号
と他のテレビジヨンカメラにおける上記各種信号
との相互が同期していることが必要となる。そのために、同期信号発生装置は外部から供給
される同期信号に同期して動作するような構成に
されることが必要とされる。更に、テレビジヨン方式としてNTSC、PAL、
SECAM等の種々の方式があることから、同期信
号発生装置は、上記の各種の方式に容易に変更で
きる構成である方が望ましい。従つて、この発明の１つの目的は、回路の若干
の変更によつて各種のテレビジヨン方式に容易に
変更できる同期信号発生装置を提供することにあ
る。この発明の他の目的は、外部から供給される同
期信号に同期して動作することが可能な同期信号
発生装置を提供することにある。この発明の他の目的は、同期誤差を減少させる
ように動作する同期信号発生装置を提供すること
にある。この発明の他の目的は、相互に位相補償された
複数の色搬送波信号を発生させることのできる同
期信号発生装置を提供することにある。この発明の他の目的は、半導体集積回路化する
のに適する同期信号発生回路を提供することにあ
る。この発明の更に他の目的および効果は、以下の
説明および図面から明らかとなるであろう。第１図は、本発明の一実施例のブロツク図を示
している。特に制限されないが同図においては、
二点鎖線１で囲まれた部分が相補型絶縁ゲート電
界効果トランジスタからなる半導体集積回路装置
（CMOSIC）として構成される。Ｐ１ないしＰ２
８は上記CMOSICの外部端子を構成している。破線で示したブロツク２は、水晶発振回路であ
り、増幅回路として動作するインバータＧ３４、
コンデンサＣ１、水晶振動子XTA、可変容量ダ
イオードVP１、交流結合用コンデンサＣ２及び
上記インバータＧ３４の入力端子に直流バイアス
電圧を供給するための抵抗Ｒ１とから構成されて
いる。上記インバータＧ３４の入力端子と出力端子と
の間には、図示のように外部端子Ｐ５及びＰ６を
介してバイアス用抵抗Ｒ１が接続されている。そ
の結果、上記インバータＧ３４は、その入力端子
がその出力端子における出力電位によつて自己バ
イアスされる。上記インバータＧ３４は、上記の
自己バイアスによつて、その特性変動もしくはば
らつきにかかわらずに望ましい動作点において増
幅動作をする。上記コンデンサＣ１、水晶振動子XTA、可変
容量ダイオードVP１及び交流結合用コンデンサ
Ｃ２は、上記インバータＧ３４のための帰還回路
を構成している。上記インバータＧ３４の入力端
子には、上記帰還回路の水晶振動子XTAの振動
周波数においてこのインバータＧ３４の出力端子
における信号に応じた正帰還信号が供給される。その結果、水晶発振回路２は、水晶振動子
XTAの振動周波数において発振動作をする。水
晶発振回路２の出力端子としての上記インバータ
Ｇ３４の出力端子には、第８図Ａのような波形の
発振出力信号が出力される。上記水晶発振回路２の発振出力信号は、後の説
明から明らかとなるように、1/4分周されること
によつて色搬送波信号に変換される。従つて、上記水晶発振回路２に使用される水晶
振動子XTAは、色搬送波周波数（以下_SCと称す
る）の４倍の周波数に等しい周波数に極をもつ特
性とされる。例えば、NTSC方式の場合、_SCが
3.579545MHzとされるので、水晶振動子XTAの
極は14.31818MHzとされる。上記水晶発振回路２における可変容量ダイオー
ドVP１の容量は、その端子間電圧に応じて変化
する。従つて、上記水晶発振回路２の発振周波数は、
上記可変容量ダイオードVP１のカソードに抵抗
Ｒ２を介して制御電圧を加えることによつて制御
される。このような発振周波数の制御は、第１図の装置
の動作を図示しない他の装置の動作に対し同期さ
せるときに必要とされる。この発振周波数の制御
のための制御電圧は、後述の回路２１から供給さ
れる。上記のような同期が必要とされない場合、上記
制御電圧は、固定電圧とされる。このような固定
電圧は、例えば所定の基準電圧を受ける抵抗分圧
回路等（図示しない）から出力させることができ
る。この場合の発振周波数は、上記固定電圧を調
整することによつて調整される。上記水晶発振回路２において交流結合用コンデ
ンサＣ２が使用されているので、インバータＧ３
４の入力バイアス電圧は、上記可変容量ダイオー
ドVP１のバイアス電圧が変化しても一定に保た
れる。３は、上記水晶発振回路２の発振出力信号を受
ける２進カウンタである。４は、線l₁を介して上
記２進カウンタ３の非反転出力を受ける２進カウ
ンタであり、５は、線l₂を介して上記２進カウン
タの反転出力を受ける２進カウンタである。上記２進カウンタ３ないし５はそれぞれ入力信
号のネガテイブエツジで出力を反転する構成とさ
れる。従つて２進カウンタ３は、上記発振回路２から
第８図Ａに示したような周波数4_SCの信号を受け
ることにより線l₁及びl₂にそれぞれ同図Ｃ及びＢ
に示したように互いに逆相の周波数2_SCの信号を
出力する。２進カウンタ４は、上記線l₁を介して入力する
信号に応じて線l₃及びl₄に第８図Ｄ及びＦに示し
たように互いに逆相の周波数_SCの信号を出力す
る。同様に２進カウンタ５は、線l₅及びl₅に第８
図Ｅ及びＧに示したような信号を出力する。従つ
て、線l₃における信号に対して線l₄，l₅及びl₆の信
号はそれぞれ180゜、90゜及び270゜の位相差を持つて
いる。６は、切換ゲートであり、線l₇を介して後述の
回路１４から供給されるゲート信号に応じて上記
線l₅又はl₆の一方における信号を線l₃に転送させ
る。NTSC方式の場合、上記ゲート信号は回路１
４によつて一方のレベルに固定され、その結果線
l₅の90゜移相の信号が線l₃に転送される。PAL方式
の場合、上記ゲート信号が回路１４によつて１水
平期間毎に反転させられ、その結果、線l₅におけ
る90゜移相の信号と線l₆における270゜移相の信号と
が１水平期間毎に交互に線l₈に転送される。上記線l₃，l₄の信号は色搬送波信号として利用
される。従つて、上記線l₄における信号と線l₃における
信号との相互の位相差は、正確に90゜とされてい
ることが望ましい。しかしながら、２進カウンタ３の非反転出力信
号と反転出力信号との相互は、種々の原因によつ
て必ずしも同時に変化を開始しない。同様に、上
記カウンタ３の出力信号を受ける２進カウンタ４
及び５のそれぞれにおける非反転出力信号と反転
出力信号との相互は必ずしも同時に変化を開始し
ない。さらに、上記２進カウンタ５の出力信号を受け
る切換ゲート６は、信号の遅延を生じさせる。その結果、上記線l₄における信号と線l₃におけ
る信号との相互の位相差は、正確に90゜にならな
くなつてくる。この実施例においては、上記のような理由によ
つて生ずる信号位相の変化にかかわらずに、
CMOSIC１の外部端子P₇及びP₈に望ましい位相
の信号を出力させるため、前記発振回路２の出力
信号によつて駆動される遅延手段７，８が設けら
れている。特に制限されないが、上記遅延手段７及び８
は、相互に同一構成の遅延形フリツプフロツプ回
路から構成される。上記フリツプフロツプ回路７
及び８はそれぞれ発振回路２からの発振出力をク
ロツク信号として受け、このクロツク信号に同期
したタイミングにおいて入力信号に対応した出力
信号を出力する。その結果、フリツプフロツプ回
路７と８からはクロツク信号によつて時間補正さ
れた、すなわち位相補正された色搬送波信号が出
力される。９は、上記線l₃を介して上記２進カウンタ４か
らの出力をカウント信号として受けるカウンタで
ある。１０は、線l₁₄を介して電圧制御形発振回路１
３の出力をカウント信号として受けるカウンタで
ある。１１は、それぞれ線l₁₀，l₁₁を介して上記カウ
ンタ９及び１０の出力を受ける位相検出回路であ
る。１２は、上記位相検出回路１１の出力を受ける
ロウパスフイルタであり、図示のようにインバー
タＧ３５、抵抗Ｒ５及びコンデンサＣ４から構成
されている。上記電圧制御形発振回路１３は、インバータＧ
１、コンデンサＣ３ないしＣ５、抵抗Ｒ３および
可変容量ダイオードVP２から構成されている。
この電圧制御発振回路１３の発振周波数は、抵抗
Ｒ４を介して上記ロウパスフイルタ１２から供給
される出力電圧に応じて変化させられる。上記カウンタ１０、位相検波回路１１、ロウパ
スフイルタ１２及び電圧制御形発振回路１３によ
つてフエーズロツク・ループが構成されている。上記カウンタ９と１０は、プログラマブルカウ
ンタを構成している。この２つのカウンタ９及び
１０のそれぞれのカウント数は端子Ｐ２８から線
l₉を介して加えられる信号によつて制御される。上記端子Ｐ２８には、第１図の装置をNTSC方
式の装置として動作させる場合、ロウレベルの信
号が加えられ、PAL方式及びSECAM方式の装置
として動作させる場合ハイレベルの信号が加えら
れる。上記カウンタ９は、上記端子Ｐ２８における制
御信号によつてNTSC方式が指示されている場
合、161進カウンタとして動作し、PAL方式及び
SECAM方式が指示されている場合162進カウン
タとして動作するような構成にされている。上記カウンタ１０は、NTSC方式が指示されて
いる場合184進カウンタとして動作し、PAL方式
およびSECAM方式が指示されている場合161進
カウンタとして動作するような構成にされてい
る。特に制限されないが、上記カウンタ９及び１０
と位相検波回路１１を構成する具体的な論理回路
が第２図に示されている。第２図において上記カウンタ９は、入力端子Ｃ
に加えられる入力信号のネガテイブニツジに同期
して非反転出力Ｑ及び反転出力を反転させるフ
リツプフロツプ回路FF９ないしFF１６、クロツ
ク端子Ｃに加えられるクロツク信号のネガテイブ
エツジに同期して入力端子Ｄに加わつていた信号
を反転して反転出力に出力させる遅延形フリツ
プフロツプ回路DFF２、線l₉を介して制御端子Ｃ
に加えられている信号がロウレベルのとき端子Ｏ
の信号を端子Ｂに転送させ、逆に上記端子Ｃに加
えられている信号がハイレベルのとき端子Ｏの信
号を端子Ａに転送させる切換ゲートTG６、ナン
ド回路Ｇ１０、インバータＧ９及びＧ１１から構
成されている。なおフリツプフロツプ回路FF９
ないしFF１６においてＳはセツト端子でありＲ
はリセツト端子である。上記カウンタ９の動作は、次のようになる。な
お、以下の説明では、線l₉の信号は、NTSC方式
のレベルすなわちロウレベルにされているものと
する。また、初期状態において遅延形フリツプフ
ロツプ回路DFF２の反転出力はハイレベルに
されているものとする。フリツプフロツプ回路FF９のリセツト端子Ｒ
及びフリツプフロツプ回路FF１０のセツト端子
Ｓには、切換ゲートTG６を介して上記遅延形フ
リツプフロツプ回路DFF２の反転出力が供給
される。またフリツプフロツプ回路FF１１ない
しFF１６のセツト端子Ｓ又はリセツト端子Ｒに
は、上記遅延形フリツプフロツプ回路DFF２の
反転出力が直接に供給される。従つて、上記初期状態における遅延形フリツプ
フロツプ回路DFF２の反転出力のハイレベル
によつて、フリツプフロツプ回路FF１０、FF１
１ないしFF１３及びFF１５がセツトされ、残り
のフリツプフロツプ回路FF９、FF１４及びFF
１６がリセツトされる。上記フリツプフロツプ回路FF９、FF１１ない
しFF１６の非反転出力信号及びフリツプフロツ
プ回路FF１０の反転出力信号のうちの少なくと
も１つがロウレベルになるので、ナンド回路Ｇ１
０からハイレベルの出力信号が出力される。発振回路２（第１図参照）から線l₃に第１番目
の信号が供給される。この場合、上記ナンド回路
Ｇ１０の出力信号がハイレベルであるので、遅延
形フリツプフロツプ回路DFF２の反転出力Ｑは、
上記第１番目の信号の立下りに同期してハイレベ
ルからロウレベルに変化する。その結果、上記フ
リツプフロツプ回路FF９ないしFF１６の強制的
なセツト状態及びリセツト状態が解除される。線l₃に第２番目の信号が供給される。第１段目
のフリツプフロツプ回路FF９の非反転出力信号
は、上記第２番目の信号の立下りに同期してロウ
レベルからハイレベルに変化させられる。線l₃に第３番目の信号が供給される。フリツプ
フロツプ回路FF９の非反転出力信号は、上記第
３番目の信号の立下りに同期して再びロウレベル
に変化させられる。予めハイレベルにされていた
第２段目のフリツプフロツプ回路FF１０の非反
転出力信号は、上記フリツプフロツプ回路FF９
の出力信号が立下ることによつてロウレベルに変
化させられる。同様にフリツプフロツプ回路FF
１１ないしFF１４の出力信号は、それぞれ前段
のフリツプフロツプ回路の出力信号が立下ること
によつて反転させられる。同様に、上記フリツプフロツプ回路FF９ない
しFF１６の出力信号は、線l₃に供給される第３
番目以後の信号によつて変化させられる。線l₃に供給された第159番目の信号によつて、
フリツプフロツプ回路FF９及びFF１１ないし
FF１６の非反転出力及びフリツプフロツプ回路
FF１０の反転出力は、ハイレベルにされる。そ
の結果、ナンド回路Ｇ１０の出力信号はハイレベ
ルからロウレベルに変化させられる。ナンド回路Ｇ１０の出力信号がロウレベルにさ
れているので、遅延形フリツプフロツプ回路
DFF２の反転出力は、線l₃に供給された第160
番目の信号の立下りに同期してハイレベルに変化
させられる。その結果、フリツプフロツプ回路
FF９ないしFF１６は、前記のような初期状態に
もどされる。すなわち、カウンタ９は、161進カウンタとし
て動作する。線l₉における信号がハイレベルなら、切換ゲー
トTG６の入力端子Ｏと出力端子Ａとが結合され
るので、カウンタ９は162進カウンタとして動作
する。上記カウンタ１０は上記カウンタ９と類似の構
成であり、フリツプフロツプ回路FF１ないしFF
８、遅延形フリツプフロツプ回路DFF１、切換
ゲートTG５、インバータＧ６及びＧ８から構成
されている。位相検出回路１１はナンド回路Ｇ１２ないしＧ
２０、インバータＧ２１、Ｐチヤンネル
MOSFET TR１及びＮチヤンネルMOSFET
TR２から構成されている。位相検出回路１１は、線l₁₀とl₁₁とを介して加
わる上記カウンタ９と１０の出力信号の位相差に
よつてMOSFET TR１とTR２の交互の導通時
間長を変化させる。従つて、上記MOSFET TR１とTR２から線
l₁₂に供給される出力信号の平均値は、上記位相
差に応じて変化させられる。なお、第２図におい
ては、第１図のロウパスフイルタ１２の等価的な
入力容量Ｃ５′が示されている。第１図のロウパスフイルタ１２の出力電圧は、
上記線l₁₂における出力信号の平均値に応じて変
化させられる。電圧制御形発振回路１３における可変容量ダイ
オードVP２の端子間容量は、上記ロウパスフイ
ルタ１２の出力電圧によつて制御される。その結
果、電圧制御形発振回路１３の発振周波数は、位
相検出回路１１の出力信号によつて制御されるこ
とになる。例えば、カウンタ９の出力信号の位相に対しカ
ウンタ１０の出力信号の位相が進んでいる場合、
第２図の位相検出回路１１から線l₁₂に出力され
る出力信号の平均値が上昇させられ、ロウパスフ
イルタ１２の出力電圧が低下させられることにな
る。上記ロウパスフイルタ１２の出力電圧の低下
によつて、可変容量ダイオードVP１の端子間容
量が増加させられる。上記可変容量ダイオードの
端子間容量の増加によつて、電圧制御形発振回路
１３の発振周波数が低下させられる。その結果、
カウンタ１０の出力信号の位相が遅らせられるこ
とになる。上記のような制御動作によつて明らかなよう
に、上記電圧制御形発振回路１３の発振周波数
は、線l₃を介して供給される信号の周波数と、カ
ウンタ９及び１０の分周比とによつて決められる
値となる。 NTSC方式が指示されている場合、前記のよう
にカウンタ９が161進カウンタとして動作し、カ
ウンタ１０が184進カウンタとして動作するので、
上記電圧制御形発振回路１３の発振周波数_OSCは
次式(1)のような値になる。なおNTSC方式におい
ては、水平同期信号の周波数_Hが次式(2)のような
関係として定義づけられているので、上記_OSCと
_Hとは次式(3)のような関係になる。 _OSC＝（184／161）・_SC …(1) _H＝（２／455）・_SC …(2) _OSC＝260・_H …(3) 同様に、PAL方式及びSECAM方式が指示され
ている場合、_OSC，_Hは次式(4)ないし(6)のように
なる。 _OSC＝（161／162）・_SC …(4) _H（４／（1135＋４／625））・_SC …(5) _OSC≒282・_H …(6) NTSC方式の場合、色搬送波信号の周波数_SC
が前記のように3.579545MHzとされるので、上記
式(2)にもとづいて得られる水平同期信号の周波数
_Hは15734.26Hzとなる。またPAL方式の場合、_SCが4.43361875MHzと
されるので、上記式(5)にもとづいて得られる_Hは
15625.0026Hzとなる。上記電圧制御形発振回路１３によつて得られた
260_H又は282_Hのクロツク信号は、２進カウンタ
を構成するフリツプフロツプ回路１５に加えら
れ、このフリツプフロツプ回路１５によつて
130_H又は141_Hのクロツク信号に変換される。上記フリツプフロツプ回路１５の出力信号はカ
ウンタ１６に加えられ、またインバータＧ５８を
介してデコーダ１７に加えられる。上記カウンタ１６は、前記端子Ｐ２８を介して
線l₃に加えられる制御信号のロウレベルによつて
NTSC方式が指示されたとき130進カウンタとし
て動作させられ、上記制御信号のハイレベルによ
つてPAL方式又はSECAM方式が指示されたとき
141進カウンタとして動作させられる。従つてこ
のカウンタ１６の１周期は、水平同期信号の１周
期を構成する。第３図に上記カウンタ１６とデコーダ１７の詳
細な回路図が示されている。特に制限されないが、上記カウンタ１６は、直
列接続された２進カウンタBC１ないしBC８、遅
延形フリツプフロツプ回路DFF５、インバータ
Ｇ５６、ノア回路Ｇ５７及びデコーダ１７の一部
によつて構成されている。２進カウンタBC１はインバータＧ５９及びフ
リツプフロツプ回路FF１７により構成され、BC
２はナンド回路Ｇ６０、インバータＧ６１，Ｇ６
２及びフリツプフロツプ回路FF１８によつて構
成されている。BC３ないしBC７は図示されてい
ないがBC８と同一構成とされる。デコーダ１７は、リードオンリメモリ（以下
ROMと称する）１７Ａ，１７Ｂと第５図に示し
たRSフリツプフロツプ回路群１７Ｃとにより構
成されている。上記ROM１７Ａ，１７Ｂにおいては、その入
力線が細線もしくは中線によつて示され、出力線
が全線によつて示されている。同図において、入
力線と出力線の交点の内、〇印の個所に入力線の
信号を受けるスイツチ素子が配置される。第３図
のROMの標記法の理解を容易にするために、第
９図ａに第３図と同様な標記法でROMが示さ
れ、第９図ｂに同図ａに対応した回路が示されて
いる。第９図より明らかなように、ROMは実質
的にノア回路を構成している。第３図においてROM１７Ａには、それぞれイ
ンバータＧ１９７ないしＧ２１３を介して２進カ
ウンタBC１ないしBC８の非反転出力Ｑ、反転出
力および遅延形フリツプフロツプ回路DFF５
の非反転出力Ｑが加えられ、また線l₉の信号が直
接およびインバータＧ８２を介して加えられる。 ROM１７Ａの出力線l₁₂₁及びl₁₂₂の信号は、ノ
ア回路Ｇ５７を介して上記遅延形フリツプフロツ
プ回路DFF５の入力Ｄに加えられる。このDFF
５の反転出力はリセツト信号として上記フリツ
プフロツプ回路FF１７ないしFF２４に加えられ
る。上記カウンタ１６のカウント数は、ROM１７
Ａの出力線l₁₂₁又はl₁₂₂の信号によつて制御され
る。上記線l₁₂₁又はl₁₂₂は、線l₉に加えられる信
号、すなわちテレビジヨン方式の指示のための信
号によつて選択される。すなわち、線l₉における信号がロウレベルのと
き、ROM１７Ａの入力線l₁₁₉と出力線l₁₂₁との交
点におけるスイツチ素子はオフ状態となる。同時
にインバータＧ８２のハイレベル出力によつて入
力線l₁₂₀と出力線l₁₂₂との交点におけるスイツチ素
子はオン状態となる。この状態においては出力線
l₁₂₁の信号レベルは２進カウンタBC１ないしBC
８の出力信号の組合せによつて決まる。他方、出
力線l₁₂₂の信号レベルは上記２進カウンタの出力
信号にかかわらずロウレベルとなる。すなわち、
出力線l₁₂₁が選択される。これに対し、上記線l₉における信号がハイレベ
ルの場合、上記出力線l₁₂₂が選択される。第１０図は、上記線l₉がロウレベルのときのカ
ウンタ１６のタイムチヤート図である。なお、第
１０図においてＡはフリツプフロツプ回路１５
（第１図）から線l₁₉に加えられるクロツク信号、
ＢはインバータＧ５８の出力信号、Ｃ，Ｄ，Ｅは
それぞれフリツプフロツプ回路FF１７，FF２３
（図示しない）、FF２４の非反転Ｑ出力信号、Ｆ
はノア回路Ｇ５７の出力信号、Ｇは遅延形フリツ
プフロツプ回路DFF５の反転出力信号を示し
ている。初期状態においてフリツプフロツプ回路FF１
７ないしFF２４はリセツトされている。フリツプフロツプ回路FF１７ないしFF２４の
それぞれの出力信号は、それぞれのクロツク端子
Ｃに加えられるクロツク信号のネガテイブエツジ
によつて反転させらる。上記フリツプフロツプ回路FF１７ないしFF２
４の状態は、線l₁₅に加えられるクロツク信号に
よつて変化させられる。時刻ｔ１２７において線l₁₅に加えられた127個
目のクロツク信号が立下ることにより、フリツプ
フロツプ回路FF１７ないしFF２４のうち、FF
１７ないしFF２３の出力Ｑはハイレベル（論理
値１）にされる。時刻ｔ１２８において線l₁₅に加えられた128個
目のクロツク信号が立下ることにより、フリツプ
フロツプ回路FF１７ないしFF２３の出力Ｑがロ
ウレベル（論理値０）にされり、FF２４の出力
Ｑがハイレベルにされる。ROM１７Ａの出力線
l₁₂₁に図示のようにスイツチ素子が配置されてい
るので、この出力線l₁₂₁における信号はハイレベ
ルにされる。これに応じてノア回路Ｇ５７の出力
がロウレベルにされる。遅延形フリツプフロツプ回路DFF５は、クロ
ツク信号が立下ることにより１クロツク時間だけ
前の入力信号に対応した信号を出力する。従つて、時刻ｔ１２９において線l₁₅に加えら
れたクロツク信号が立下ることにより上記遅延形
フリツプフロツプ回路DFF５の反転出力信号
は第１０図Ｆのようにハイレベルにされる。フリ
ツプフロツプ回路FF１７ないしFF２４はリセツ
ト端子Ｒに上記フリツプフロツプ回路DFF５か
らハイレベル信号を受けるのでリセツトされる。線l₁₅に加えられた130個目のクロツク信号が時
刻ｔ１３０において立下ることにより遅延形フリ
ツプフロツプ回路DFF５の出力がロウレベルと
なり上記フリツプフロツプ回路FF１７ないしFF
２４のリセツトが解除される。以後、同様な動作が繰り返えされ、その結果カ
ウンタ１６は130進カウンタとして動作する。線l₉がハイレベルのときはROM１７Ａにおけ
る出力線l₁₂₂が選択されるので、カウンタ１６は
141進カウンタとして動作する。上記ROM１７Ａは、上記カウンタ１６の出力
信号をデコードし、線l₁₂₃ないしl₁₂₅に、水平同期
信号及びそれに関連するすべての信号を形成する
ための各種のタイミング信号を出力させる。図示
のようなスイツチ素子の配置によつて、例えば出
力線l₁₂₃には68個目のクロツク信号期間だけハイ
レベルとなる信号が現われる。この実施例においては、タイミング信号の時間
を高精度で変化させることができるようにするた
めに、図示のように線l₁₅のクロツク信号をも
ROM１７Ａの入力信号として利用する。例えば、ROM１７Ａの出力線l₁₂₅にはインバー
タＧ５８を介して線l₁₅のクロツク信号を受ける
スイツチ素子が配置されている。その結果、この
出力線l₁₂₅には78.5個目のクロツク信号からその
半周期の期間だけハイレベルとなる信号が出力さ
れる。 ROM１７Ａから出力された各種のタイミング
信号はROM１７Ｂに供給される。上記ROM１
７Ａの出力タイミング信号は、上記ROM１７Ｂ
によつて選択され、出力線l₁₇₁ないしl₁₈₆に出力さ
れる。この場合、図示のように複数のスイツチ素子が
配置された出力線、例えばl₁₇₁には合成のタイミ
ング信号が出力されることになる。上記出力線l₁₇₁ないしl₁₈₆の出力信号は第５図の
RSフリツプフロツプ回路FF５１ないしFF６３
に供給される。上記RSフリツプフロツプ回路FF
５１ないしFF６３のそれぞれは、セツト端子
に加えられるタイミング信号がロウレベルになる
ことによつてセツトされ、リセツト端子に加え
られるタイミング信号がロウレベルになることに
よつてリセツトされる。前記のように、カウンタ１６の一周期が水平同
期信号の一周期に等しいので、上記RSフリツプ
フロツプ回路FF５１ないしFF６３から水平同期
に必要な各種の信号が出力されることになる。 RSフリツプフロツプ回路FF５１の非反転出力
が供給される線l₂₁の信号はカウンタ１６の一周
期において２回出力される。すなわち、上記線
l₂₁における信号は周波数2_Hとされる。この線l₂₁
における信号は後述のカウンタ２５のためのクロ
ツク信号とされる。FF５３の非反転出力が供給
される線l₂₁′の信号及びFF５７の反転出力が供給
される線l₁₆′の信号は、後述の第７図のフイール
ドリセツト回路２２のための入力信号とされる。
FF５４の非反転出力が供給される線l₂₂の信号は
後述の位相検波回路２０のための入力信号とされ
る。カウンタ２５は、カウンタ１６と類似の構成と
されており、第４図のように２進カウンタBC９
ないしBC１６、遅延形フリツプフロツプ回路
DFF６、ノア回路Ｇ８１，Ｇ９５、インバータ
Ｇ９４，Ｇ９６及びデコーダ２６の一部によつて
構成されている。このカウンタ２５は、上記線
l₂₁を介して上記フリツプフロツプ回路FF５１か
ら供給される水平同期信号の２倍の周波数2_Hの
クロツク信号をカウントする。このカウンタ２５は、線l₉にNTSC方式を指示
するロウレベルの信号が加えられているとき525
進カウンタとして動作し、線l₉にPAL方式又は
SECAM方式を指示するハイレベルの信号が加え
られているとき625進カウンタとして動作する。上記カウンタ２５は、線l₂₅を介して垂直リセ
ツト回路２８から出力された信号を受けることに
よつて初期状態にリセツトされる。なお、上記垂
直リセツト回路２８は後で第６図を使用して詳細
に説明される。上記カウンタ２５の出力信号はデコーダ２６に
入力される。デコーダ２６は前記デコーダ１７と
類似しており、ROM２６Ａ，２６Ｂ及び第６図
のRSフリツプフロツプ回路群２６Ｃから構成さ
れている。上記デコーダ２６は、またフイールド決定用の
２ビツトのカウンタ２７からの出力信号をも受け
るようにされている。周知のように、NTSC方式においては２フイー
ルドによつて１フレームが構成され、１フレーム
によつて１枚の絵が構成される。またPAL方式
及びSECAM方式においては４フイールドによつ
て１フレームが構成される。そのためNTSC方式においては第１フイールド
と第２フイールドとの２種類の区別が必要とさ
れ、PAL方式及びSECAM方式においては第１な
いし第４フイールドの４種の区別が必要とされ
る。上記フイールド決定用カウンタ２７は、カウン
タ２５から垂直同期信号の周期に等しい周期にさ
れたクロツク信号を受ける構成とされ、上記の最
大４つのフイールドに対応した信号を出力する。上記デコーダ２６は、上記カウンタ２５から出
力される垂直同期信号の周期に等しい周期にされ
た出力信号と、カウンタ２７から出力されるフイ
ールド決定用信号とを受け、各フイールドにおい
て垂直同期信号と同期した種々の信号を出力す
る。上記デコーダ１７と２６とから出力された同期
信号の一部が第５図に示されたようなナンド回路
Ｇ１６８ないしＧ１７８から成るデコーダ２３に
入力される。このデコーダ２３によつて例えばコンポジツト
信号が形成される。上記デコーダ１７，２３及び２６の出力信号が
インバータＧ１７９ないしＧ１９０から成るバツ
フアアンプ群２４に入力される。このバツフアア
ンプ群２４から端子Ｐ１３ないしＰ２４を介して
各種の同期信号が取り出される。第１８図及び第１９図は、上記各端子に出力さ
れる信号波形を示している。２進カウンタ１５（第１図）から、第１８図及
び第１９図の曲線Ａのような周波数2_Hの信号が
出力される。これに応じて端子Ｐ１６には、同図
の曲線Ｂのような水平同期信号が出力される。端子Ｐ１５，Ｐ１４及びＰ２４には、それぞれ
同図の曲線Ｂ，Ｃ及びＤのようなカメラ用垂直駆
動信号、クランプパルス信号及び垂直同期信号が
出力される。端子Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１，Ｐ２２
及びＰ２３には、それぞれ同図の曲線Ｆ，Ｇ，
Ｈ，Ｉ，Ｊ及びＫのようなバーストフラグ
（Burst Flag）信号、カラーブランキングキイ
（Color Blanking Keyer）信号、ビームブラン
キング（Beam Blanking）信号、ブラツクゲー
トパルス（Black Gate Pulse）信号、SECAM
方式のための識別信号及び副搬送波ブランキング
信号が出力される。さらに、端子Ｐ１７には、同図の曲線Ｌのよう
なコンポジツト同期信号が出力される。この実施例に従うと、第１図に示すように、外
部同期信号を入力するための位相検出回路２０が
使用される。上記第１図の回路を使用する装置を、外部から
供給される水平同期信号に対して同期させるため
に、CMOSIC１の外部端子Ｐ９と前記抵抗Ｒ２
の一端とが破線のように結合される。上記位相検出回路２０へは、一方では線l₂₂を
介してデコーダ１７から出力された水平同期信号
と同期した信号が供給され、他方では外部端子Ｐ
１１及び線l₂₃を介して図示しないテレビカメラ
のような他の装置からの水平同期信号が供給され
る。上記線l₂₂に供給される信号は、第１１図Ｂに
示されており、上記外部端子Ｐ１１に供給される
水平同期信号は、第１１図Ｄに示されている。従
つて、上記位相検出回路２０から、第１１図Ｅに
示されたような位相検出信号が出力される。上記位相検出信号が、ロウパスフイルタ２１に
よつて直流信号に変換される。上記直流信号が外
部端子Ｐ９及び抵抗Ｒ２を介して前記水晶発振回
路２内の可変容量ダイオードVP１に供給される。従つて、上記水晶発振回路２の発振周波数は、
上記位相検出回路２０に供給される２つの入力信
号の位相差によつて制御される。上記水晶発振回
路２の出力信号によつて前記電圧制御形発振回路
１３の発振周波数が制御されるので、デコーダ１
７から上記線l₂₂に供給される信号の位相が制御
される。その結果、上記線l₂₂に供給される信号
の位相は、上記外部端子Ｐ１１に供給された信号
の位相と一致させられるようになる。しかしながら、上記外部同期において、他の装
置から出力された水平同期信号（第１１図Ｃ参
照）は、ケーブル等の信号伝送経路において生ず
る遅延時間t₁の信号遅延の後、上記第１１図Ｄの
ように上記外部端子Ｐ１１に供給される。上記の
ような信号遅延は、他の装置と上記第１図の回路
を使用する装置との相互に同期誤差を生じさせ
る。この実施例に従えば、上記デコーダ１７内にお
いて前記のようなスイツチ素子が適当に配置され
ることによつて、上記デコーダ１７から上記線
l₂₂に出力される信号のタイミングが、上記デコ
ーダ１７から出力される第１１図Ａに示されたよ
うな水平同期信号のタイミングに対して適当に設
定される。すなわち、上記デコーダから上記線l₂₂に出力
される信号は、第１１図Ｂに示されているよう
に、第１１図Ａに示された水平同期信号に対して
上記遅延時間t₁とほゞ等しい遅延時間t₂だけ遅延
させられる。上記位相検出回路２０には、上記デコーダ１７
によつて遅延させられた信号と、上記ケーブル等
の信号伝送経路によつて遅延させられた水平同期
信号とが供給されることになる。その結果、上記の信号伝送経路に信号遅延が生
ずるにもかかわらずに、図示しない他の装置に対
する第１図の装置の同期誤差を減少させることが
できるようになる。上記のような同期誤差を減少させるための信号
の遅延は、上記デコーダ１７によつて生じさせる
代りに、他の公知の遅延線や遅延回路などの遅延
手段によつて生じさせることができる。しかしながら、上記のように信号遅延を上記デ
コーダ１７によつて生じさせる場合は、前記のよ
うなスイツチ素子の適当な配置によつて遅延時間
を比較的容易に設定することができる。また、上
記のような遅延線や遅延回路を使用しないので回
路構成を簡単にすることができる。この実施例に従うと、上記のような回路動作に
よつて色搬送波信号を得るための上記水晶発振回
路２の動作が制御されるので、同期信号だけでな
く色搬送波信号も他の装置と同期させることがで
きるようになる。なおこの実施例においては、上記位相検出回路
２０は第２図で示された位相検出回路１１のよう
な構成にされる。第２図で示されたような位相検
出回路は、前記のような位相検出のための２つの
入力信号の位相差に応じてスイツチ動作させられ
るMOSFET TR１及びTR２からなる出力回路
を含んでおり、上記MOSFET TR１及びTR２
は上記の２つの入力信号が供給されていない期間
においてオフ状態にされる。そのため、上記出力
回路は、上記期間において高出力インピーダンス
特性を示すことになる。この出力回路の出力を受
けるロウパスフイルタ２１におけるインバータＧ
３７はMOSFETから構成されていることによつ
て高入力インピーダンス特性を示すことになる。従つて、外部端子Ｐ１１を介して線l₂₃に供給
された１つの外部水平同期信号と、線l₂₂に供給
された１つの信号との位相差によつて決められた
上記位相検出回路２０の出力電圧レベルは、その
次の外部水平同期信号が供給されるまでの比較的
長時間において一定に保たれ、時間的なレベル変
化をしない。ロウパスフイルタ２１は、上記位相
検出回路２０の出力電圧レベルに対応したレベル
の電圧信号を出力する。その結果、上記水晶発振回路２の発振出力信号
の位相は、上記の水平同期信号が供給されていな
い期間において時間的にレベル変化せずに一定に
保たれる。この実施例の回路構成は、第１図の装置から出
力される色搬送波信号と他の装置かから出力され
る色搬送波信号との位相差を定常的に検出するた
めの追加の位相検出回路を設け、この追加の位相
検出回路の出力信号に基づいて上記水晶発振回路
２の動作を制御するような場合に比べて、簡単に
することができる。この実施例に従うと、外部垂直同期信号と第１
図の装置の垂直同期信号との同期をとるために、
上記外部垂直同期信号のタイミングに応じて前記
カウンタ２５が初期状態にリセツトされる。上記
カウンタ２５のリセツトタイミングを制御するた
めに垂直リセツト回路２８が設けられる。この回路２８は後の説明から明らかとなるよう
に端子２７と線l₂₄を介して他の装置から供給さ
れる垂直同期信号、線l₂₁を介してデコーダ１７
から供給されるクロツク信号、線l₃₆₆，l₃₆₉及び
l₃₇₀（第６図参照）を介してデコーダ２６から供給
される各種のタイミング信号を受けることによつ
て、上記カウンタ２５をリセツトするためのハイ
レベルの信号を線l₂₅に出力する。なお、前記の外部水平同期信号と同様に、上記
端子Ｐ２７に加えられる外部垂直同期信号は、こ
の端子Ｐ２７と他の装置の垂直同期出力端子とを
結合するケーブル（図示しない）によつて決まる
遅延時間だけ遅延させられてしまうことになる。この実施例に従えば、上記の遅延時間を補償す
るため、すなわち上記遅延時間によつて生ずる同
期誤差を減少させるため、カウンタ２５の内容
は、上記垂直リセツト回路２８によつてリセツト
されたとき所定数になるようにされる。上記リセツト時のカウンタ２６の設定数は、上
記遅延時間内において上記カウンタ２５に供給さ
れるクロツク信号数とほゞ対応した値とされる。
特に制限されないが上記設定数は、６とされる。第６図は上記垂直リセツト回路２８の詳細な回
路図を示し、第１２図はその動作タイミングチヤ
ート図を示している。第６図の回路２８は、端子Ｐ２７を介して供給
される外部垂直同期信号を受け、かつ上記端子Ｐ
２７に内部の垂直同期信号と同期した信号を供給
するための入出力回路を含んでいる。この入出力
回路は、インバータＧ１９３ないしＧ１９５、
MOSFET TR９及びTR１０から構成されてい
る。なお、上記垂直リセツト回路２８が上記のよう
に入出力回路を含んでいるので、第６図において
は、上記端子Ｐ２７に信号を供給するための抵抗
Ｒ１０４，Ｒ１０５およびトランジスタTR７か
らなる回路と上記端子Ｐ２７に供給された信号を
受けるための抵抗Ｒ１０６，Ｒ１０７及びPNP
トランジスタTR８からなる回路とが示されてい
る。上記入出力回路には線l₃₇₀を介して同図のRSフ
リツプフロツプ回路FF７３から制御信号が供給
される。上記線l₃₇₀に供給される制御信号は第１
２図Ｇに示されているように内部の垂直同期信号
に同期した時刻ｔ２ないしｔ７の間ハイレベルに
される。線l₃₇₀における上記信号がロウレベルにされて
いるときは、これに応じて上記入出力回路の
MOSFET TR９はオフ状態にされ、TR１０は
オン状態にされる。インバータＧ１９４の入力電
圧は上記のオン状態のMOSFET TR１０によつ
てほぼ接地電位のロウレベルにされる。上記の状態において、端子VSIに外部垂直同期
信号が供給されていなければ、トランジスタTR
７はオフ状態である。線l₂₄の電位は、上記イン
バータＧ１９４の出力信号によつてほゞ電源電圧
（V_DD）のハイレベルにされる。上記トランジス
タTR７が外部垂直同期信号によつてオン状態に
されたとすると、上記線l₂₄の電位は、上記トラ
ンジスタTR７によつてほゞ接地電位のロウレベ
ルにされる。線l₃₇₀における信号がハイレベルにされると、
これに応じてTR９はオン状態にされ、TR１０
はオフ状態にされる。インバータＧ１９４の入力端子は、上記のよう
にMOSFET TR９がオン状態にされることによ
つて自己バイアスされる。上記インバータＧ１９
４は、予め適当に設計さていることによつて、上
記自己バイアス状態においてほゞ電源電圧V_DDの
半分の値の出力電圧を出力するように構成されて
いる。従つて、線l₂₄における信号は、線l₃₇₀に供給さ
れる制御信号と外部端子VSIに供給される外部垂
直同期信号とに応じて、第１２図Ｃのように変化
させられる。すなわち、上記線l₂₄における信号は、時刻t₂に
おいて上記線l₃₇₀に供給される信号が第１２図Ｇ
のようにロウレベルからハイレベルにされると、
ほゞV_DDのハイレベルからV_DD／２の中間レベル
に変化させられる。外部垂直同期信号が供給されなければ、上記線
l₂₄における信号は、上記線l₃₇₀における信号が時
刻t₇において再びロウレベルにもどされることに
応じて第１２図Ｃの曲線CO′に示されているよう
に上記中間レベルからハイレベルにもどされる。外部端子VSIに供給される外部垂直同期信号
（図示しない）が時刻t₄ないしt₈の間ハイレベル
にされると、これに応じて上記線l₂₄における信
号は、第１２図Ｃの曲線Ｃ１に示されているよう
にほゞ接地電位のロウレベルにされる。上記線l₂₄における信号は、一方では端子Ｐ２
７と抵抗Ｒ１０６を介してPNPトランジスタTR
８のベースに供給され、他方ではインバータＧ１
９３の入力端子に供給される。その結果、PNPトランジスタTR８のコレクタ
負荷抵抗Ｒ１０７には線l₃₇₀の信号と同相にされ
る部分を含む２値信号が出力される。上記インバータＧ１９３は、上記インバータＧ
１９４の低レベル出力（V_DD／２）よりも低い論
理しきい値電圧、例えばV_DD／４の論理しきい値
電圧を持つように構成される。なお、上記インバ
ータＧ１９３は特に制限されないが、第１３図の
ような相補型MOSFET TR２０及びTR２１か
ら構成される。第１３図の回路において、その入
力しきい値電圧V_THはその２つのMOSFET TR
２０とTR２１との相互コンダクタンスの比を適
当に選ぶことにより第１４図のように低い値にす
ることができる。上記のような入力しきい値電圧の設定によつ
て、上記インバータＧ１９３の出力信号は、第１
２図Ｂに示されているように、外部垂直同期信号
に応答させられる。すなわち、外部垂直同期信号が供給されていな
い場合、線l₂₂における信号は、上記インバータ
Ｇ１９４によつて上記インバータＧ１９３の入力
しきい値電圧以上のレベルにされている。その結
果、上記インバータＧ１９３は、ロウレベルの信
号を出力することになる。端子VSIに外部垂直同期信号が供給された場
合、線l₂₄における信号は、上記インバータＧ１
９３の入力しきい値電圧以下のレベルにされる。
その結果、上記インバータＧ１９３はハイレベル
の信号を出力することになる。上記インバータＧ１９３の出力信号は、ナンド
回路Ｇ１９１の１つの入力端子に供給される。上記ナンド回路Ｇ９１の他の１つの入力端子に
は、線l₂₁を介して第１２図Ａに示されたような
周波数2_Hのクロツク信号が供給され、更に他の
１つの入力端子にはRSフリツプフロツプ回路FF
７８から第１２図Ｆに示されたような制御信号が
供給される。上記ナンドゲートＧ９１の出力信号は、フリツ
プフロツプ回路FF４０のトリガ端子Ｃ，に直
接及びインバータＧ９２を介して供給される。上記フリツプフロツプ回路FF４０は、上記ト
リガ端子Ｃに供給されるトリガ信号の立下りによ
つてトリガされる。上記フリツプフロツプ回路FF４０の非反転出
力Ｑは、線l₂₅を介して前記カウンタ２５のリセ
ツト端子に供給され、反転出力は、ノア回路Ｇ
９３及びRSフリツプフロツプ回路FF７８に供給
される。上記ノア回路Ｇ９３は、上記フリツプフロツプ
回路FF４０から出力される信号のパルス幅を決
定するために設けられている。従つて、上記ノア
回路Ｇ９３の出力端子は、第６図に示されている
ように、上記フリツプフロツプ回路FF４０のリ
セツト端子に接続されている。上記ノア回路Ｇ９３の１つの入力端子には、線
l₃₆₆を介して第４図のROM２６Ｂの出力信号が供
給される。上記ROM２６Ｂから上記線l₃₆₆に供給される信
号は、前記カウンタ２５が初期状態にリセツトさ
れたときロウレベルになるようにされる。上記RSフリツプフロツプ回路FF７８は、図示
のようにナンド回路Ｇ８９とＧ９０とから構成さ
れている。なお、RSフリツプフロツプ回路FF７
１ないしFF７７と上記RSフリツプフロツプ回路
FF７８とは、相互において同じ構成にされてい
る。上記RSフリツプフロツプ回路FF７８は、垂直
同期信号の一周期において上記ナンド回路Ｇ９１
から複数のパルス信号が出力されてしまうことを
禁止するために使用される。そのため、上記RS
フリツプフロツプ回路FF７８は、第４図のROM
２６Ｂから線l₃₆₉を介して加えられる信号によつ
て周期的にセツトされ、上記フリツプフロツプ回
路FF４０の反転出力によつてリセツトされる。
特に制限されないが上記線l₃₆₉における信号はカ
ウンタ２５の内容が０のとき、すなわち垂直同期
における最初のクロツク信号周期において第１２
図Ｅに示されているようにロウレベルとされる。従つて、第６図の回路及び前記の各回路の動作
は次のようになる。先ず、時刻t₀において１つの垂直周期が開始さ
れる。この垂直周期の開始時刻においてカウンタ
２５のカウント数は０である。上記時刻t₀の各時刻にデコーダ１７から供給さ
れる第１２図Ａに示されたような周波数2_Hのク
ロツク信号によつて、カウンタ２５のカウント数
は、順次に増加させられる。上記カウンタ２５のカウント数に応じて、線
l₃₆₉，l₃₇₀，l₃₆₆及びl₂₄における信号はそれぞれ第
１２図Ｅ，Ｇ，Ｄ及びＣに示されたように変化さ
せられる。時刻t₄において、外部端子VSIに外部垂直同期
信号が供給される。上記外部垂直同期信号によつ
て、インバータＧ１９３の出力信号は、第１２図
Ｂに示されているように上記時刻とほゞ同じ時刻
にハイレベルにされる。上記のようにインバータＧ１９３の出力信号が
外部垂直同期信号によつてハイレベルにされてい
るので、ナンド回路Ｇ９１の出力信号は、第１２
図Ａのクロツク信号と同期させられた時刻t₅にお
いて第１２図Ｈに示されたようにロウレベルにさ
れる。フリツプフロツプ回路FF４０は、上記ナンド
回路Ｇ９１の出力信号の立下りによつてトリガさ
れる。その結果、上記フリツプフロツプ回路FF
４０の非反転出力Ｑは第１２図Ｉのようにハイレ
ベルにされ、反転出力は第１２図Ｊのようにロ
ウレベルにされる。 RSフリツプフロツプ回路FF７８は、上記フリ
ツプフロツプ回路FF４０の反転出力によつて
リセツトされるので、第１２図Ｆにおける曲線Ｆ
１のようなロウレベル信号を出力するようにな
る。その結果、ナンド回路Ｇ９１の出力信号は第１
２図Ｈのように再びハイレベルにされる。インバ
ータＧ１９３の出力には、端子VSI又はＰ２７に
加わる不所望な雑音に対応するような雑音が発生
させられる。上記ナンド回路Ｇ９１は、上記のよ
うにRSフリツプフロツプ回路FF７８がリセツト
されることによつて、上記のような雑音に応答し
ないようになる。上記のように、フリツプフロツプ回路FF４０
がトリガされたことによつて線l₂₅の信号がハイ
レベルにされると、カウンタ２５は初期状態にリ
セツトされる。カウンタ２５のリセツト数は前記
のように６である。従つて、デコーダ２６から線
l₃₆₆に供給される信号は、カウンタ２５がリセツ
トされた時刻t₅′において第１２図Ｄのように再
びロウレベルにされる。セツト状態にされた上記フリツプフロツプ回路
FF４０の反転出力がロウレベルであるので、
ノア回路Ｇ９３は、上記線l₃₆₆に供給される信号
が上記のようにロウレベルにされることによつて
第１２図Ｋに示されたようにハイレベル信号を出
力する。上記ノア回路Ｇ９３のハイレベル信号によつて
上記フリツプフロツプ回路FF４０がリセツトさ
れる。その結果、カウンタ２５のリセツトが解除され
る。従つて、第１２図Ａのクロツク信号が時刻t₆に
おいて立下ることによつて上記カウンタ２５のカ
ウント数は上記リセツト時のセツト数に対し増加
させられる。カウンタ２５のカウント数が増加さ
せられたことによつて、デコーダ２６から線l₃₆₆
に供給される信号は第１２図Ｄのように再びハイ
レベルにされる。時刻t₈において外部垂直同期信号がロウレベル
にもどされる。この外部垂直同期信号に応じてイ
ンバータＧ１９３の出力信号は、第１２図Ｂのよ
うに再びロウレベルにされる。上記時刻t₅においてカウンタ２５がリセツトさ
れることによつて、デコーダ２６のRSフリツプ
フロツプ回路FF７３から線l₃₇₀に供給される信号
は、第１２図Ｇの曲線G₁のように時刻t₉までハイ
レベルにされる。この実施例に従うとカウンタ１６からの水平同
期信号を受ける２進カウンタ１８と、ラインスイ
ツチ回路１９とが使用される。上記２進カウンタ
１８の出力によつてPAL方式のときにおいて前
記切換ゲート６が制御され、また、フイールドリ
セツト回路２２が制御される。上記２進カウンタ１８とラインスイツチ回路１
９との詳細な回路図が第７図に示されている。第７図において２進カウンタ１８は、フリツプ
フロツプ回路FF２５とインバータ８１とから構
成されている。線l₁₆には第３図のカウンタ１６
の出力信号が加えられる。上記フリツプフロツプ
回路FF２５の出力信号は線l₁₇を介してゲート回
路１４（第１図）に加えられる。ラインスイツチ回路１９はフリツプフロツプ回
路FF８０、インバータＧ３９ないしＧ４２及び
ＮチヤンネルMOSFET TR１１とから構成され
ている。このラインスイツチ回路１９は、ICの
外部端子Ｐ１２に接続されている入出力端子を持
つている。上記端子Ｐ１２には、図示のように他の装置か
ら出力される信号を端子LSIを介して受けるため
のトランジスタTR５と抵抗Ｒ１００とＲ１０１
とからなる回路と、端子LSOを介して他の装置
へ信号を出力するためのトランジスタTR６と抵
抗Ｒ１０２とＲ１０３とからなる回路が接続され
る。なお、上記端子LSIとLSOとは、その一方のみ
が使用される。図示しない他の装置によつて第７図の回路の動
作を制御する場合、上記他の装置に設けられた端
子LSOのような端子と上記端子LSIとが結合され
る。逆に、上記端子LSOに供給される信号によ
つて図示しない他の装置の動作を制御する場合、
上記端子LSOと上記他の装置に設けられた端子
LSIのような端子とが結合される。上記第７図の回路の回路動作は次のようにな
る。上記２進カウンタ１８における上記フリツプフ
ロツプ回路FF２５は、第３図のカウンタ１６か
ら一水平周期毎に出力されるトリガ信号を線l₁₆
を介して受ける。従つて、上記フリツプフロツプ
回路FF２５の非反転出力端子Ｑ及び反転出力端
子には、一水平周期毎に反転する信号が出力さ
れる。上記フリツプフロツプ回路FF２５の非反転出
力端子Ｑに出力された信号はインバータＧ４２及
びMOSFET TR１１とその負荷抵抗Ｒ１０４と
からなるインバータを介して端子Ｐ１２に供給さ
れる。上記端子Ｐ１２に供給された信号はトラン
ジスタTR６を介して上記端子LSOに供給され
る。なお、上記出力端子LSOに供給される信号は、
上記フリツプフロツプ回路FF２５の非反転出力
端子Ｑから出力される信号に対し逆相にされてい
る。上記ラインスイツチ回路１９から線l₁₉に供給
される信号は、端子LSIがロウレベルに維持され
ているとき及び他の装置に設けられた端子LSO
のような端子から上記端子LSIに供給される信号
とフリツプフロツプ回路FF２５から出力される
出力信号とが同期させられているときにロウレベ
ルに維持される。すなわち、上記フリツプフロツプ回路FF２５
の非反転出力端子Ｑにおける信号（以下、FF２
５のＱのように記す）がロウレベルにされている
場合、Ｇ４２の出力がハイレベルにされるので、
FF８０はリセツトされる。上記Ｇ４２の出力に
よつて、Ｇ４０の出力はロウレベルにされる。 FF２５のＱがハイレベルにされると、Ｇ４２
の出力がロウレベルにされるので、FF８０のリ
セツトは解除される。上記のリセツト解除において、Ｇ４０の出力信
号、すなわちFF８０のトリガ入力信号は次のよ
うに変化させられる。先ず、端子LSIが開放されていることによつて
TR５が定常的にオフ状態にされている場合にお
いては、線l₂₀における信号はＲ１０４とTR１１
からなるインバータのみによつて変化させられ
る。従つて、Ｇ４０の出力信号は、Ｇ４２の出力
信号に応じてハイレベルにされる。次に、上記端子LSIが、図示しない他の装置に
設けられた端子LSOのような端子に結合されて
いる場合、線l₂₀における信号は、上記Ｒ１０４
及びTR１１からなるインバータと、TR５とに
よつて決められる。この場合、第１図の回路は、
その端子Ｐ１１に供給される外部水平同期信号に
よつて上記他の装置と同期させられている。上記
他の装置に設けられた端子LSOのような端子に
は、上記第７図のFF２５のＱがハイレベルにさ
れる時刻とほゞ同じ時刻にハイレベルからロウレ
ベルに変化する信号が供給される。上記他の装置
の上記端子に供給された信号は、ケーブルなどに
よつて遅延させられた後、上記端子LSIに供給さ
れる。線l₂₀における信号は、TR５がオフ状態に
されることによつてハイレベルにされる。従つ
て、Ｇ４０の出力信号は、実質的に上記ケーブル
などによつて決まる遅延時間の後にハイレベルに
される。上記FF８０は、Ｇ４０の出力信号の立上りに
よつてはトリガされない。従つて、FF８０のＱ
は、ロウレベルのまゝにされる。次に、FF２５のＱが上記のハイレベルから再
びロウレベルにもどされると、FF８０には、Ｇ
４２からリセツト信号が供給されることになる。
Ｇ４０の出力信号は、上記Ｇ４２の出力信号に応
じてハイレベルからロウレベルに立下げられる。
この場合、FF８０は上記のようにＧ４２からリ
セツト信号を受けているので、上記Ｇ４０の出力
信号が立下つてもトリガされない。図示しない他の装置に設けられた端子LSOの
ような端子に供給される信号と、上記FF２５の
Ｑとが同期していないとき、上記ラインスイツチ
回路１９の動作は次のようになる。線l₁₆に供給された信号によつてFF２５のＱが
ハイレベルにされると、前記のようにFF８０の
リセツトが解除される。MOSFET TR１１はオ
フ状態にされる。上記他の装置からは、上記FF２５のＱがハイ
レベルにされるタイミングとほゞ同じタイミング
においてロウレベルからハイレベルにされる信号
が出力される。上記他の装置の出力信号は、ケー
ブルなどによつて遅延させられた後、上記端子
LSIに供給される。従つて、TR５は、上記FF２５のＱがハイレベ
ルにされた後にオフ状態からオン状態にされる。線l₂₀における信号は、FF２５のＱがハイレベ
ルにされることに応じてハイレベルにされ、その
後上記TR５によつてロウレベルにされる。Ｇ４
０の出力信号は、上記線l₂₀における信号と同じ
変化をする。 FF８０は、Ｇ４０の出力信号の立下りによつ
てトリガされる。FF８０のＱがハイレベルにさ
れることによつて、FF２５はリセツトされる。その結果、上記他の装置と第７図のFF２５と
の同期がとられることになる。上記フリツプフロツプ回路FF２５の出力Ｑは
第１図のゲート１４を介して前記切換ゲート６に
供給される。上記ゲート１４は、端子Ｐ２８を介
して供給される信号によつてその動作が制御され
る。上記ゲート１４は、前記のように端子Ｐ２８
の信号がロウレベル、すなわちNTSC方式のレベ
ルにされているとき上記フリツプフロツプ回路
FF２５の出力Ｑにかかわらずに一方のレベル例
えばハイレベルの信号を出力し、上記端子Ｐ２８
の信号がハイレベル、すなわちPAL方式のレベ
ルにされているとき上記フリツプフロツプ回路
FF２５の出力Ｑに従つて交互にハイレベルとロ
ウレベルになる信号を出力するように構成され
る。前記のように、テレビジヨンにおいては、１垂
直周期によつて１フイールドが構成される。画面
の１フレームは、PAL方式においては４フイー
ルドによつて構成され、NTSC方式においては２
フイールドによつて構成される。周知のように、１フレームを構成する各フイー
ルドにおいて水平同期信号と垂直同期信号との位
相が変化させられるので、各フイールドを指示す
る手段が必要となる。この実施例においては、NTSC方式、PAL方
式及びSECAM方式の各種方式に共用できるよう
なフイールド決定用カウンタ２７が使用される。上記フイールド決定用カウンタ２７は、第４図
のように、直列接続された２つのフリツプフロツ
プ回路FF３６及びFF３７から構成されている。
上記フイールドカウンタ２７のカウント数は、カ
ウンタ２５の出力信号によつて、１垂直周期に１
つづつ更新させられる。従つて、上記フイールドは、次表のようにフリ
ツプフロツプ回路FF３６及びFF３の出力Ｑと対
応させられる。

【表】但しＬはロウレベル、Ｈはハイレベルである。上記フイールドカウンタ２７の各出力信号は、
線l₃₂₃ないしl₃₂₆を介してROM２６Ａに供給され
る。上記ROM２６Ａは、カウンタ２５と２７の出
力信号を受けることによつて、各フイールドにお
ける各種信号を出力するようになる。この場合、NTSC方式において必要とされるフ
イールドは前記のように２つだけである。そのた
め、上記ROM２６Ａは、線l₉を介して前記端子
Ｐ２８から供給される信号がNTSC方式を指示す
るレベルとされている場合、上記フイールドカウ
ンタ２７によつて指示される第１フイールドと第
３フイールドを同じフイールドとみなし、また第
２フイールドと第４フイールドを同じフイールド
とみなすような構成にされる。この実施例の回路は、前記のように外部水平同
期信号及び外部垂直同期信号に同期させることが
できる。このような外部同期動作においては、上記フイ
ールドカウンタ２７もまた図示しない他の装置と
同期させられなければならない。そのため、この実施例においては、フイールド
リセツト回路２２が設けられる。上記フイールド
リセツト回路２２は、前記の各外部同期信号によ
つて同期させられたところの次のような各種の信
号の位相に応じて、フイールドカウンタ２７をリ
セツトするための信号を出力する。上記フイールドリセツト回路２２は、第７図に
示されているようにナンド回路Ｇ８３，Ｇ８５，
Ｇ８６及びインバータＧ８４から構成され、線
l₁₈，l₁₆′，l₂₁′及びl₃₅₇に次の信号を受けることに
より線l₄₀₁に第４図のフイールドカウンタ２７
（FF３６，FF３７）をリセツトさせるための信
号を出力する。上記線l₁₈には、上記フリツプフロツプ回路FF
２５から第１５図Ａのように１水平周期1H毎に
反転する信号が供給される。この線l₁₈における
信号は、前記のような回路動作によつて外部同期
信号が有ればそれに同期させられる。線l₁₆′には第５図のフリツプフロツプ回路FF５
７から第１５図Ｂのようにそれぞれの水平周期の
開始から所定時間だけハイレベルにされる信号が
供給される。線l₂₁′には第５図のRSフリツプフロツプ回路
FF５３から第１５図Ｄのように周波数2_Hであり
かつ上記線l₁₆′における信号がハイレベルにされ
る期においてロウレベルにされる信号が供給され
る。線l₃₅₇には、第４図のROM２６Ａから第１５図
Ｅのような信号が供給される。上記線l₃₅₇に供給
される信号は、カウンタ２５及びフイールドカウ
ンタ２７のカウント数が０にされたとき、すなわ
ち第１フイールドと定義される１クロツク期間だ
けハイレベルにされる。なお、周波数2_Hの信号をカウントする上記カ
ウンタ２５は、テレビジヨン方式に従つた奇数カ
ウンタ、例えばPAL方式の場合625進カウンタと
され、NTSC方式の場合525進カウンタとされる。
これに対し線l₁₈における信号は、第１５図Ａの
ように１水平周期毎に反転させられる。従つて、
上記カウンタ２５のカウント数が０にもどされる
タイミングは、各フイールド毎に変化することに
なる。すなわち、第１フイールドにおいて、上記
カウンタ２５のカウント数は、線l₁₈における信
号が第１５図Ａのように立上つた期間F₁におい
て０にされることになる。第２フイールドにおい
て、上記カウンタ２５のカウント数は、線l₁₈に
おける信号が立上る直前の期間に０にされること
になる。同様に第３、第４フイールドにおいて、
上記カウンタ２５のカウント数は、それぞれ上記
線l₁₈における信号のタイミングF₃，F₄において
０にされることになる。上記のような線l₁₈における信号と線l₃₅₇におけ
る信号との位相差に応じてフイールドリセツト回
路２２は次のように動作する。なお、以下の説明においては、便宜上、線l₁₈
における信号の上記F₁部分を水平周期の第１フ
イールドと称する。同様にF₄部分を水平周期の
第４フイールドと称する。第１５図のように、水平周期の第１フイールド
F₁において線l₃₅₇にハイレベル信号が供給される
場合、フイールドリセツト回路２２は、線l₄₀₁に
第１５図Ｆのようにロウレベルのままの信号を出
力する。この場合、フイールドカウンタ２７のカ
ウント数は、カウンタ２５から出力される信号に
従つて順次に更新されることになる。フイールドカウンタ２７の内容が正しい状態で
ない場合、回路は次のように動作する。フイールドカウンタ２７のカウント数が１フイ
ールド分だけ進んでいる場合、線l₃₅₇には第１６
Ａ図Ｅのように水平同期の第２フイールドF₂に
ハイレベルとなる信号が供給される。その結果フ
イールドリセツト回路２２から線₄₀₁に第１６Ａ
図Ｆのようにハイレベルとなる信号が出力され
る。この線l₄₀₁の信号によつてフイールドカウン
タ２７がリセツトされ、カウンタ２７の内容は第
４フイールドを示すようになる。上記リセツトから１垂直周期後において上記フ
イールドカウンタ２７のカウント数は第４フイー
ルドから第１フイールドに更新される。前記のよ
うにカウンタ２５が０となるタイミングが次々と
変化するので、線l₃₅₇における信号は第１６Ｂ図
Ｅのように水平周期の第３フイールドF₃におい
てハイレベルになる。このとき再びフイールドリ
セツト回路２２から同図Ｆのようにパルス信号が
出力される。上記第１６Ｂ図の状態から１垂直周期後におい
て、フイールド決定用フリツプフロツプ回路が再
び第１フイ可ルドを示すようになる。線l₃₅₇には
第１６Ｃ図Ｅのように水平周期の第４フイールド
F₄にハイレベルとなる信号が出力する。フイー
ルドリセツト回路２２は同図Ｆのようにパルス信
号を出力する。上記第１６Ｃ図から１垂直周期後においてフイ
ールド決定用フリツプフロツプ回路２７は第１フ
イールドを示すように更新される。線l₃₅₇には水
平周期の第１フレームにおいてハイレベルとなる
信号が供給される。この一垂直周期後の回路の状
態は第１５図と同じであり、従つてフイールドリ
セツト回路２２からはパルス信号は出力されな
い。第１７図は、第１図のフリツプフロツプ回路３
ないし４にかえ得る回路を示している。同図で同
じ記号の線l₀，l₃，l₇等は第１図の線と対応する。
なお、同図においてHFF１及びHFF２はフリツ
プフロツプ回路、DFF３及びDFF４は遅延形フ
リツプフロツプ回路、TG１は切換ゲート回路、
Ｇ２２ないしＧ２５，Ｇ３０及びＧ１９６はイン
バータ、Ｇ２７及びＧ２９はナンド回路である。

【図面の簡単な説明】

第１図はこの発明の実施例の装置のブロツク図
である。第２図ないし第７図は第１図のブロツク
図にて使用される各部の詳細な回路図である。第
８図は第１図のブロツク３ないし６のタイミング
チヤート図である。第９図ａはリードオンリメモ
リの論理回路図、第９図ｂは同図ａに対応する詳
細な回路図である。第１０図及び第１１図は第３
図の回路のタイミングチヤート図である。第１２
図は第６図の回路のタイミングチヤート図であ
る。第１３図はインバータの回路図である。第１
４図は第１３図の回路の入出力特性曲線図であ
る。第１５図、第１６Ａ図、第１６Ｂ図及び第１
６Ｃ図は第７図の回路のタイミングチヤート図で
ある。第１７図は他の実施例の回路図である。第
１８図及び第１９図は、第１図の装置の出力信号
波形図である。

Claims

【特許請求の範囲】１色信号搬送周波数のｎ倍（ｎは自然数）の周
波数の基準信号を出力する第１の信号発生回路
と、上記第１の信号発生回路の出力基準信号を受け
る第１のカウンタと、制御信号によつて周波数が制御される第２の基
準信号を出力する第２の信号発生回路と、上記第２の信号発生回路の出力基準信号を受け
る第２のカウンタと、上記第１と第２のカウンタの出力基準信号の位
相差を検出して上記第２の信号発生回路のための
制御信号を出力する位相検出回路と、上記第２の信号発生回路の出力を受ける信号処
理回路とを有し、上記第１のカウンタのカウント数はNTSC方式
の場合に161のｎ倍、PAL方式及びSECAM方式
の場合に162のｎ倍とされ、上記第２のカウンタのカウント数はNTSC方式
の場合に184のｍ倍（ｍは自然数）、PAL方式及
びSECAM方式の場合に161のｍ倍とされ、上記第２の基準信号の周波数は次式 _OSC2＝_OSC1×n_CNT10÷n_CNT9 _OSC2は上記第２の基準信号の周波数 _OSC1は上記第１の基準信号の周波数 n_CNT10は上記第２のカウンタのカウント数 n_CNT9は上記第１のカウンタのカウント数を満足する値に設定されると共に、上記信号処理回路は、上記第２の出力基準信号
を受ける第３のカウンタを有し、上記第３のカウ
ンタのカウント数はNTSC方式の場合260のｍ倍、
PAL方式及びSECAM方式の場合282のｍ倍とさ
れ、前記第３のカウンタのカウント数により上記第
２の出力基準信号を分周することにより水平同期
信号を得ることを特徴とする同期信号発生装置。２上記信号処理回路は、上記第３のカウンタの
入力と出力とを受けることによつて所望のタイミ
ング信号を出力するリードオンリメモリと、じよ
うきリードオンリメモリからの出力を受けるRS
フリツプフロツプ回路を含む特許請求の範囲第１
項記載の同期信号発生装置。３上記装置は、制御信号により出力基準信号の
位相が制御される第１の信号派生回路と、上記信
号処理回路の出力信号と外部からの水平同期信号
とを受けてこれらの信号の位相差を検出し、検出
信号を上記第１の信号発生回路の制御信号として
主律つ利よ区する第２の位相検出回路とを含み、
上記信号処理回路はそれ自体から出力する水平同
期信号よりも時間的に遅れた信号を上記第２の位
相検出回路に供給するようにされてなる特許請求
の範囲第１項記載の同期信号発生装置。４上記信号処理回路は、水平同期信号もしくは
水平同期信号に同期した信号を受けるカウンタ回
路と、上記カウンタ回路の出力を受けてそのカウ
ント数に応じて垂直同期信号を出力すうるう回路
とを含み、上記カウント回路は、外部からの垂直
同期信号を受けることによつてこの外部垂直同期
信号の遅延時間にほぼ対応したカウント数にリセ
ツトされるように構成されてなる特許請求の範囲
第１項記載の同期信号発生装置。５上記信号処理回路は、内部で形成された垂直
同期信号もしくは垂直同期信号に同期した信号を
受けるフイールド決定用フリツプフロツプ回路を
含み、上記フイールド決定用フリツプフロツプ回
路は外部同期信号によつてリセツトされるうよう
にされてなる特許請求の範囲第１項記載の同期信
号発生装置。