JPH05273298A - 半導体集積回路装置及びそのテスト方法 - Google Patents
半導体集積回路装置及びそのテスト方法Info
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- JPH05273298A JPH05273298A JP4066945A JP6694592A JPH05273298A JP H05273298 A JPH05273298 A JP H05273298A JP 4066945 A JP4066945 A JP 4066945A JP 6694592 A JP6694592 A JP 6694592A JP H05273298 A JPH05273298 A JP H05273298A
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- JP
- Japan
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- integrated circuit
- current
- semiconductor integrated
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ半導体集積回路の良・否判定を、電
源電流の検出により効率的に短いテストパターンで実施
可能にする。 【構成】 ＣＭＯＳからなる半導体集積回路デバイス
は、同一半導体基板に、電源端子の電流を検出する電流
検出回路を内蔵する。テストパターンの供給と共にデバ
イス外部から基準電圧端子に基準電圧を印加し、この基
準電圧と上記電流検出回路の出力とを比較器に入力し
て、これら入力信号のレベルを比較し集積回路の良・否
を判定する。
源電流の検出により効率的に短いテストパターンで実施
可能にする。 【構成】 ＣＭＯＳからなる半導体集積回路デバイス
は、同一半導体基板に、電源端子の電流を検出する電流
検出回路を内蔵する。テストパターンの供給と共にデバ
イス外部から基準電圧端子に基準電圧を印加し、この基
準電圧と上記電流検出回路の出力とを比較器に入力し
て、これら入力信号のレベルを比較し集積回路の良・否
を判定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置及
びそのテスト方法に関するものである。
びそのテスト方法に関するものである。
【０００２】
【従来の技術】半導体製造プロセスにおける微細加工技
術の進歩は、高機能化，大規模化した半導体集積回路デ
バイスの提供を可能にした。しかし、製造されたデバイ
スの良・否或いは所望の性能を有し得るか否かを検査す
るテストに関しては、機能が複雑になった分、その機能
を検査するテストパターンが増大するだけでなく、デバ
イスに適した完全なテストパターンを作成することが困
難になっている。
術の進歩は、高機能化，大規模化した半導体集積回路デ
バイスの提供を可能にした。しかし、製造されたデバイ
スの良・否或いは所望の性能を有し得るか否かを検査す
るテストに関しては、機能が複雑になった分、その機能
を検査するテストパターンが増大するだけでなく、デバ
イスに適した完全なテストパターンを作成することが困
難になっている。
【０００３】半導体集積回路デバイスに従来から採用さ
れている機能テストは、デバイスの入力ピンからデバイ
スを励起するテストパターンを入力し、デバイス応答を
検証する方法が採られている。
れている機能テストは、デバイスの入力ピンからデバイ
スを励起するテストパターンを入力し、デバイス応答を
検証する方法が採られている。
【０００４】
【発明が解決しようとする課題】上記従来の機能テスト
方法では、出力端子におけるデバイスの応答によって良
・否判別するため、半導体集積回路の内部に存在する故
障を、出力端子にまで伝搬するテストパターンを作成し
なければ不良の検出ができなかった。回路規模がそれほ
ど大きくないデバイスでは、このような条件を満たすテ
ストパターンを作成するのはさほど困難ではなかった。
しかし近年のように大規模化した半導体集積回路では機
能を検査するテストパターンもそれに伴って増大し、故
障検出率９５％以上のテストパターンを作成するには膨
大な開発工数がかかるという問題があった。
方法では、出力端子におけるデバイスの応答によって良
・否判別するため、半導体集積回路の内部に存在する故
障を、出力端子にまで伝搬するテストパターンを作成し
なければ不良の検出ができなかった。回路規模がそれほ
ど大きくないデバイスでは、このような条件を満たすテ
ストパターンを作成するのはさほど困難ではなかった。
しかし近年のように大規模化した半導体集積回路では機
能を検査するテストパターンもそれに伴って増大し、故
障検出率９５％以上のテストパターンを作成するには膨
大な開発工数がかかるという問題があった。
【０００５】本発明は上記従来の大規模集積回路デバイ
スのテスト方法の問題点に鑑みてなされたもので、デバ
イスの故障を検出するためのプロセスがテストパターン
に及ぼす負担を軽減した半導体集積回路及びそのテスト
方法を提供する。
スのテスト方法の問題点に鑑みてなされたもので、デバ
イスの故障を検出するためのプロセスがテストパターン
に及ぼす負担を軽減した半導体集積回路及びそのテスト
方法を提供する。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、ＣＭＯＳからなる半導体集積回路装置にお
いて、電源端子の電流を検出する電流検出回路を内蔵
し、外部基準電圧を入力する基準電圧端子と、該基準電
圧端子から入力された基準電圧が一方の端子に供給さ
れ、他方の端子に上記電流検出回路の出力を供給した比
較器とを備えて構成する。
するために、ＣＭＯＳからなる半導体集積回路装置にお
いて、電源端子の電流を検出する電流検出回路を内蔵
し、外部基準電圧を入力する基準電圧端子と、該基準電
圧端子から入力された基準電圧が一方の端子に供給さ
れ、他方の端子に上記電流検出回路の出力を供給した比
較器とを備えて構成する。
【０００７】また本発明は、ＣＭＯＳ半導体集積回路装
置にテストパターンを印加し、テストパターンの待機状
態で電源端子に流れる電流を検出し、この検出電流を予
め入力された基準電圧に基づく電流と比較して行うテス
ト方法である。
置にテストパターンを印加し、テストパターンの待機状
態で電源端子に流れる電流を検出し、この検出電流を予
め入力された基準電圧に基づく電流と比較して行うテス
ト方法である。
【０００８】
【作用】ＣＭＯＳ構造を持つデバイスにおいて、デバイ
ス内部の故障（スタック故障，オープン故障，ショート
故障）が内在する場合、テストパターンを加え内部状態
を設定すると、電源端子に異常な電流が流れる。従って
テストパターンを走らせながら、半導体集積回路の電源
端子に設けた電流検出回路で電流を検出し、これを外部
から供給される基準電圧として出力端子に比較結果を出
力することにより、この結果で半導体集積回路の良・否
を判定することができる。
ス内部の故障（スタック故障，オープン故障，ショート
故障）が内在する場合、テストパターンを加え内部状態
を設定すると、電源端子に異常な電流が流れる。従って
テストパターンを走らせながら、半導体集積回路の電源
端子に設けた電流検出回路で電流を検出し、これを外部
から供給される基準電圧として出力端子に比較結果を出
力することにより、この結果で半導体集積回路の良・否
を判定することができる。
【０００９】
【実施例】本発明の一実施例を、集積回路を構成するＣ
ＭＯＳインバータを挙げて説明する。ＣＭＯＳインバー
タは、図１，図２，図３，図４に示すようにＰチャネル
ＭＯＳトランジスタＰｃｈとＮチャネルＭＯＳトランジ
スタＮｃｈを含んで構成されている。上記ＰチャネルＭ
ＯＳＰｃｈのソース側は電源Ｖｃｃに、ＮチャネルＭＯ
ＳＮｃｈのソース側はグランドに接続されている。
ＭＯＳインバータを挙げて説明する。ＣＭＯＳインバー
タは、図１，図２，図３，図４に示すようにＰチャネル
ＭＯＳトランジスタＰｃｈとＮチャネルＭＯＳトランジ
スタＮｃｈを含んで構成されている。上記ＰチャネルＭ
ＯＳＰｃｈのソース側は電源Ｖｃｃに、ＮチャネルＭＯ
ＳＮｃｈのソース側はグランドに接続されている。
【００１０】上記図に示すいずれのＣＭＯＳインバータ
も、図中の番号で示すいずれかの点で故障を生じてお
り、図１は０縮退故障（０になりっ放しの故障），図２
は１縮退故障（１になりっ放しの故障），図３はオープ
ン故障，及び図４はショート故障の場合を示す。
も、図中の番号で示すいずれかの点で故障を生じてお
り、図１は０縮退故障（０になりっ放しの故障），図２
は１縮退故障（１になりっ放しの故障），図３はオープ
ン故障，及び図４はショート故障の場合を示す。
【００１１】ＣＭＯＳインバータに“高”レベルの入力
信号が印加されると、トランジスタＰｃｈはオフし、ト
ランジスタＮｃｈはオンになる。このとき図１のよう
に、入力線路上の点（１），（４），（５）のいずれ
か、或いは電源線路上の点（３）に０縮退故障が存在す
れば、たとえ集積回路デバイスを構成するその他の回路
が良であっても電流路が形成されて電流が流れる。また
図２に示すようにＣＭＯＳインバータの点（１２），
（１３），（１６），（１７）のいずれかに１縮退故障
が存在すれば、同様に電流路が形成されて電源端子に電
流が流れる。
信号が印加されると、トランジスタＰｃｈはオフし、ト
ランジスタＮｃｈはオンになる。このとき図１のよう
に、入力線路上の点（１），（４），（５）のいずれ
か、或いは電源線路上の点（３）に０縮退故障が存在す
れば、たとえ集積回路デバイスを構成するその他の回路
が良であっても電流路が形成されて電流が流れる。また
図２に示すようにＣＭＯＳインバータの点（１２），
（１３），（１６），（１７）のいずれかに１縮退故障
が存在すれば、同様に電流路が形成されて電源端子に電
流が流れる。
【００１２】上記ＣＭＯＳインバータの入力信号が
“低”レベルの場合には、トランジスタの導通関係は反
転し、トランジスタＰｃｈはオンし、トランジスタＮｃ
ｈはオフになる。このとき図１の点（２），（６），
（７）のいずれかに０縮退故障が存在すれば、たとえ集
積回路デバイスを構成するその他の回路が良であっても
電流路が形成されて電流が流れる。同様に図２に示すよ
うにＣＭＯＳインバータの点（１１），（１４），（１
５）のいずれかに１縮退故障が存在すれば、同様に電流
路が形成されて電源端子に電流が流れる。更に図３のオ
ープン故障及び図４のショート故障が存在する場合にも
電源端子に電流が流れる。
“低”レベルの場合には、トランジスタの導通関係は反
転し、トランジスタＰｃｈはオンし、トランジスタＮｃ
ｈはオフになる。このとき図１の点（２），（６），
（７）のいずれかに０縮退故障が存在すれば、たとえ集
積回路デバイスを構成するその他の回路が良であっても
電流路が形成されて電流が流れる。同様に図２に示すよ
うにＣＭＯＳインバータの点（１１），（１４），（１
５）のいずれかに１縮退故障が存在すれば、同様に電流
路が形成されて電源端子に電流が流れる。更に図３のオ
ープン故障及び図４のショート故障が存在する場合にも
電源端子に電流が流れる。
【００１３】電源端子に電流が流れることを利用して、
テストパターンを印加しながら電源端子に電流検出回路
を接続し、各テストパターンごとの電流測定の結果を観
測することで、ＣＭＯＳに内存する故障を検出すること
ができる。
テストパターンを印加しながら電源端子に電流検出回路
を接続し、各テストパターンごとの電流測定の結果を観
測することで、ＣＭＯＳに内存する故障を検出すること
ができる。
【００１４】図５は上記故障検出の原理に基づいたテス
ト方法を実施するための電流検出回路で、被テスト用半
導体集積回路デバイスと一体的に半導体基板に内蔵させ
て形成されている。被テスト集積回路４８に加えて、電
流検出のために第１演算増幅器４１及び第２演算増幅器
４２が設けられ、第１演算増幅器４１の一方の入力端は
抵抗４４を介して電源端子５１に接続されて電源Ｖｃｃ
が印加され、他方の入力端は抵抗４６を介して被測定デ
バイス４８に接続されている。また上記両抵抗４４，４
６の他端間には抵抗値Ｒｓの電流検出抵抗４３が接続さ
れている。抵抗４５は第１演算増幅器４１の帰還抵抗で
あり、抵抗４７は入力端に接続された接地抵抗である。
上記第１演算増幅器４１の出力信号は第２演算増幅器４
２の一方の入力端に供給され、第２演算増幅器４２の他
方の入力端には基準電圧端子４９からテスト工程時に基
準電圧Ｖｒｅｆが供給される。
ト方法を実施するための電流検出回路で、被テスト用半
導体集積回路デバイスと一体的に半導体基板に内蔵させ
て形成されている。被テスト集積回路４８に加えて、電
流検出のために第１演算増幅器４１及び第２演算増幅器
４２が設けられ、第１演算増幅器４１の一方の入力端は
抵抗４４を介して電源端子５１に接続されて電源Ｖｃｃ
が印加され、他方の入力端は抵抗４６を介して被測定デ
バイス４８に接続されている。また上記両抵抗４４，４
６の他端間には抵抗値Ｒｓの電流検出抵抗４３が接続さ
れている。抵抗４５は第１演算増幅器４１の帰還抵抗で
あり、抵抗４７は入力端に接続された接地抵抗である。
上記第１演算増幅器４１の出力信号は第２演算増幅器４
２の一方の入力端に供給され、第２演算増幅器４２の他
方の入力端には基準電圧端子４９からテスト工程時に基
準電圧Ｖｒｅｆが供給される。
【００１５】上記構成からなる電流検出回路内蔵の集積
回路デバイスにおいて、電源電圧Ｖｃｃを印加してデバ
イス４８にテストパターンを入力すると、デバイスに故
障が生じている場合には、上述の原理に基づいて電源電
流が流れる。そのため電流検出抵抗４３の両端には流れ
る電流ｉによって電圧降下（Ｒｓ×ｉ）が生じる。この
電流に相当する電圧を第１演算増幅器４１で検出し、図
６に示すような検出信号Ｏ１が出力される。この検出信
号は基準電圧Ｖｒｅｆが入力された第２演算増幅器４２
に入力されて両者の比較がなされ、テスト結果の出力と
して信号Ｏ２が形成され、この信号レベルから良・否が
判定される。テスト工程では、上記第２演算増幅器４２
で基準電圧Ｖｒｅｆと検出信号Ｏ１を比較する際は、ス
トローブをたてて検出する。このようにテストパターン
を走らせながら集積回路デバイスの良・否を判定する。
回路デバイスにおいて、電源電圧Ｖｃｃを印加してデバ
イス４８にテストパターンを入力すると、デバイスに故
障が生じている場合には、上述の原理に基づいて電源電
流が流れる。そのため電流検出抵抗４３の両端には流れ
る電流ｉによって電圧降下（Ｒｓ×ｉ）が生じる。この
電流に相当する電圧を第１演算増幅器４１で検出し、図
６に示すような検出信号Ｏ１が出力される。この検出信
号は基準電圧Ｖｒｅｆが入力された第２演算増幅器４２
に入力されて両者の比較がなされ、テスト結果の出力と
して信号Ｏ２が形成され、この信号レベルから良・否が
判定される。テスト工程では、上記第２演算増幅器４２
で基準電圧Ｖｒｅｆと検出信号Ｏ１を比較する際は、ス
トローブをたてて検出する。このようにテストパターン
を走らせながら集積回路デバイスの良・否を判定する。
【００１６】上記実施例はインバータの例を挙げて説明
したが、ＣＭＯＳスタティック論理回路であれば同様に
電流検出回路を内蔵させて構成することにより、テスト
することができる。
したが、ＣＭＯＳスタティック論理回路であれば同様に
電流検出回路を内蔵させて構成することにより、テスト
することができる。
【００１７】
【発明の効果】従来のテスト方法では内在する故障を出
力端子に伝搬させなければ不良を検出できなかったが、
本発明を用いれば簡単な電流検出回路を追加すること
で、集積回路内に故障があれば電源端子で不良検出する
ことができ、テストパターンも短くてすみ、デバイス開
発コストの低減に大いに貢献する。
力端子に伝搬させなければ不良を検出できなかったが、
本発明を用いれば簡単な電流検出回路を追加すること
で、集積回路内に故障があれば電源端子で不良検出する
ことができ、テストパターンも短くてすみ、デバイス開
発コストの低減に大いに貢献する。
【図１】 本発明の一実施例を説明するための０縮退故
障モデル。
障モデル。
【図２】 本発明の一実施例を説明するための１縮退故
障モデル。
障モデル。
【図３】 本発明の一実施例を説明するためのオープン
故障モデル。
故障モデル。
【図４】 本発明の一実施例を説明するためのショート
故障モデル。
故障モデル。
【図５】 本発明による一実施例の電流検出回路。
【図６】 図５の回路動作を説明するための信号波形
図。
図。
（１）〜（７） ０縮退故障 （１１）〜（１７） １縮退故障 ２１〜２８ オーブン故障 ３１〜３６ ショート故障 ４１，４２ オペアンプ ４３ 電流検出抵抗Ｒｓ ４４〜４７ 抵抗 ４８ 被測定デバイス ４９ 基準電圧Ｖｒｅｆ ５０ 比較結果出力端子 ５１ 電源端子
Claims (2)
- 【請求項１】 ＣＭＯＳからなる半導体集積回路装置に
おいて、電源端子の電流を検出する電流検出回路を内蔵
し、外部基準電圧を入力する基準電圧端子と、該基準電
圧端子から入力された基準電圧が一方の端子に供給さ
れ、他方の端子に上記電流検出回路の出力を供給した比
較器とを備えてなることを特徴とする半導体集積回路装
置。 - 【請求項２】 ＣＭＯＳ半導体集積装置にテストパター
ンを印加し、テストパターンの待機状態で電源端子に流
れる電流を検出し、この検出電流を予め入力された基準
電圧に基づく電流と比較して行うことを特徴とする半導
体集積回路装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066945A JPH05273298A (ja) | 1992-03-25 | 1992-03-25 | 半導体集積回路装置及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066945A JPH05273298A (ja) | 1992-03-25 | 1992-03-25 | 半導体集積回路装置及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05273298A true JPH05273298A (ja) | 1993-10-22 |
Family
ID=13330663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066945A Pending JPH05273298A (ja) | 1992-03-25 | 1992-03-25 | 半導体集積回路装置及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05273298A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760599A (en) * | 1995-08-14 | 1998-06-02 | Sharp Kabushiki Kaisha | Method and apparatus for testing semiconductor integrated circuits |
| US5949798A (en) * | 1996-02-06 | 1999-09-07 | Nec Corporation | Integrated circuit fault testing system based on power spectrum analysis of power supply current |
| JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
-
1992
- 1992-03-25 JP JP4066945A patent/JPH05273298A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760599A (en) * | 1995-08-14 | 1998-06-02 | Sharp Kabushiki Kaisha | Method and apparatus for testing semiconductor integrated circuits |
| US5949798A (en) * | 1996-02-06 | 1999-09-07 | Nec Corporation | Integrated circuit fault testing system based on power spectrum analysis of power supply current |
| JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
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