JPH0527345B2 - - Google Patents
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- JPH0527345B2 JPH0527345B2 JP58042057A JP4205783A JPH0527345B2 JP H0527345 B2 JPH0527345 B2 JP H0527345B2 JP 58042057 A JP58042057 A JP 58042057A JP 4205783 A JP4205783 A JP 4205783A JP H0527345 B2 JPH0527345 B2 JP H0527345B2
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- JP
- Japan
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- frequency
- signal
- output
- clock signal
- circuit
- Prior art date
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は可変電圧、可変周波数出力を得るイン
バータに関し、特に制御部の回路を集積回路化す
る場合に有効なインバータ制御装置に関する。
バータに関し、特に制御部の回路を集積回路化す
る場合に有効なインバータ制御装置に関する。
例えば交流電動機の回転数を制御して、特に定
トルク運転を行なわせる場合には可変電圧、可変
周波数電源を用い、電動機端子電圧と周波数との
比を一定に保ちながら電動機速度を制御すること
が行なわれる。この場合可変電圧、可変周波数電
源としてはインバータが最も一般的である。
トルク運転を行なわせる場合には可変電圧、可変
周波数電源を用い、電動機端子電圧と周波数との
比を一定に保ちながら電動機速度を制御すること
が行なわれる。この場合可変電圧、可変周波数電
源としてはインバータが最も一般的である。
第１図は代表的な３相ブリツジインバータ主回
路１の構成を示したものである。この場合スイツ
チング素子としてはトランジスタを用いており、
３相ブリツジの各アームをトランジスタTr1，
Tr2，Tr3，Tr4，Tr5，Tr6により構成し、これ
らトランジスタTr1からTr6の各コレクタ・エミ
ツタ間にはフライホイールダイオードＤを各々接
続している。そして、トランジスタTr1とTr4，
Tr2とTr5，Tr3とTr6の各相互接続点を各々出力
端子TU，TV，TWとしており、これら出力端子
TU，TV，TWに負荷として３相交流モータが接続
される。更に、この構成のインバータ主回路１に
対して直流電源２から給電し、トランジスタTr1
からTr6をパルス巾変調方式（以下単にPWM方
式と称する）を採用してスイツチングさせること
により出力端子TU，TV，TWから３相交流出力を
得るものであり、その周波数は各トランジスタ
Tr1からTr6のスイツチング周期を変化させるこ
とにより調節できる。尚、３は直流電力を平滑す
るためのコンデンサである。
路１の構成を示したものである。この場合スイツ
チング素子としてはトランジスタを用いており、
３相ブリツジの各アームをトランジスタTr1，
Tr2，Tr3，Tr4，Tr5，Tr6により構成し、これ
らトランジスタTr1からTr6の各コレクタ・エミ
ツタ間にはフライホイールダイオードＤを各々接
続している。そして、トランジスタTr1とTr4，
Tr2とTr5，Tr3とTr6の各相互接続点を各々出力
端子TU，TV，TWとしており、これら出力端子
TU，TV，TWに負荷として３相交流モータが接続
される。更に、この構成のインバータ主回路１に
対して直流電源２から給電し、トランジスタTr1
からTr6をパルス巾変調方式（以下単にPWM方
式と称する）を採用してスイツチングさせること
により出力端子TU，TV，TWから３相交流出力を
得るものであり、その周波数は各トランジスタ
Tr1からTr6のスイツチング周期を変化させるこ
とにより調節できる。尚、３は直流電力を平滑す
るためのコンデンサである。
第２図は従来のインバータ制御回路を示すもの
である。説明を簡単にするため１相分についての
み述べると第２図において、４はインバータ主回
路１の出力周波数を設定するための周波数設定
信号S1を出力する周波数設定回路で、この周波数
設定信号S1がレートマルチプライヤ６及び記憶素
子、即ちROM（リードオンリーメモリ）８に与
えられる。５は出力周波数を決定するクロツク
S2を発生させるための発振器である。レートマル
チプライヤ６はインバータ主回路１の出力電圧Ｖ
が設定周波数と所定の比関係となるように制御
するためのもので、周波数設定信号S1に応じた分
周比でクロツク信号S2の周波数を変化させて新た
なクロツク信号S2aを出力する。７はレートマル
チプライヤ６から出力されたクロツク信号S2aを
カウントする読み出し回路形成用のバイナリカウ
ンタである。そして前記ROM８はバイナリカウ
ンタ７からの出力及び周波数設定回路４からの周
波数設定信号S1を受けるようになつており、この
ROM８にはインバータ主回路１の設定周波数1
からnに対応した電圧を得るための所定の論理
パターンを、その例では30゜ごとに180゜分記憶さ
せてあり30゜分を１サイクルとしてバイナリカウ
ンタ７はROM８の記憶内容を読み出し、D0〜D5
までの出力端子に各々電気角0゜〜30゜，30゜〜60゜，
60゜〜90゜，90゜〜120゜，120゜〜150゜，150゜〜180
゜分の
データ信号S4を出力させる。９はバイナリカウン
タ７からキヤリー信号S3を受ける６進カウンタで
あり、ROM８からデータ信号S4を記憶素子用デ
ータセレクタ１０により選択させるためのセレク
タ信号S5を出力するためのものである。このよう
にしてデータセレクタ１０の出力には電気角にし
て0゜〜180゜分の信号S6が周波数設定回路４の出
力、即ち設定速度に見合つた周波数で出力され
る。１１は反転回路で、信号S6と共役の信号S7が
得られ、インバータ主回路１のトランジスタTr1
に対してはS6，Tr4に対してはS7といつた具合に
与えられる一方、S6，S7各々はそれぞれTr4，
Tr1にとつて電気角180゜〜360゜の信号となる。〔背
景技術の問題点〕 このような回路構成とする場合、従来では、発
振器５に例えば水晶発振子、セラミツク発振子の
如き固定周波数の発振器を用いるようにしてお
り、例えば最大周波数512Hzで且つ２Hzピツチ周
波数段階を得ようとすると、30゜分のデータ信号
S4のワード数が256個であつた場合には、 256×12×255／256×512＝1566720（Hz） の発振周波数を持つた発振器が要求される。
である。説明を簡単にするため１相分についての
み述べると第２図において、４はインバータ主回
路１の出力周波数を設定するための周波数設定
信号S1を出力する周波数設定回路で、この周波数
設定信号S1がレートマルチプライヤ６及び記憶素
子、即ちROM（リードオンリーメモリ）８に与
えられる。５は出力周波数を決定するクロツク
S2を発生させるための発振器である。レートマル
チプライヤ６はインバータ主回路１の出力電圧Ｖ
が設定周波数と所定の比関係となるように制御
するためのもので、周波数設定信号S1に応じた分
周比でクロツク信号S2の周波数を変化させて新た
なクロツク信号S2aを出力する。７はレートマル
チプライヤ６から出力されたクロツク信号S2aを
カウントする読み出し回路形成用のバイナリカウ
ンタである。そして前記ROM８はバイナリカウ
ンタ７からの出力及び周波数設定回路４からの周
波数設定信号S1を受けるようになつており、この
ROM８にはインバータ主回路１の設定周波数1
からnに対応した電圧を得るための所定の論理
パターンを、その例では30゜ごとに180゜分記憶さ
せてあり30゜分を１サイクルとしてバイナリカウ
ンタ７はROM８の記憶内容を読み出し、D0〜D5
までの出力端子に各々電気角0゜〜30゜，30゜〜60゜，
60゜〜90゜，90゜〜120゜，120゜〜150゜，150゜〜180
゜分の
データ信号S4を出力させる。９はバイナリカウン
タ７からキヤリー信号S3を受ける６進カウンタで
あり、ROM８からデータ信号S4を記憶素子用デ
ータセレクタ１０により選択させるためのセレク
タ信号S5を出力するためのものである。このよう
にしてデータセレクタ１０の出力には電気角にし
て0゜〜180゜分の信号S6が周波数設定回路４の出
力、即ち設定速度に見合つた周波数で出力され
る。１１は反転回路で、信号S6と共役の信号S7が
得られ、インバータ主回路１のトランジスタTr1
に対してはS6，Tr4に対してはS7といつた具合に
与えられる一方、S6，S7各々はそれぞれTr4，
Tr1にとつて電気角180゜〜360゜の信号となる。〔背
景技術の問題点〕 このような回路構成とする場合、従来では、発
振器５に例えば水晶発振子、セラミツク発振子の
如き固定周波数の発振器を用いるようにしてお
り、例えば最大周波数512Hzで且つ２Hzピツチ周
波数段階を得ようとすると、30゜分のデータ信号
S4のワード数が256個であつた場合には、 256×12×255／256×512＝1566720（Hz） の発振周波数を持つた発振器が要求される。
ここで、機器の小形化や経済的要求により、例
えば第２図中２点鎖線内の制御部を集積回路化す
る場合、このような回路構成そのままで集積回路
化を図つたのでは、発振器５の最大周波数及び周
波数ピツチが一義的に決まつてしまうため、例え
ば１つのインバータ装置で複数の周波数仕様が要
求される場合、外付けとなる発振器５そのものを
変更する必要がある。
えば第２図中２点鎖線内の制御部を集積回路化す
る場合、このような回路構成そのままで集積回路
化を図つたのでは、発振器５の最大周波数及び周
波数ピツチが一義的に決まつてしまうため、例え
ば１つのインバータ装置で複数の周波数仕様が要
求される場合、外付けとなる発振器５そのものを
変更する必要がある。
一方、ROM８に記憶される30゜分のデータは、
第３図に示されるように正弦波Saと三角波Sbの
比較により得られたパルス列M0を決められたワ
ード数（この例では256ワード）に量子化してあ
てはめられたものである。このため、例えばコス
トを考慮してワード数を半分に変更する場合に、
そのまま発振器５を使用していたのでは出力周波
数が２倍になつてしまうものであり、従つてこの
場合には発振器５の発振子の周波数を変更する等
の対策が必要となり、基本的な回路部分の標準化
を行なう際に不経済になるという欠点を招く。
第３図に示されるように正弦波Saと三角波Sbの
比較により得られたパルス列M0を決められたワ
ード数（この例では256ワード）に量子化してあ
てはめられたものである。このため、例えばコス
トを考慮してワード数を半分に変更する場合に、
そのまま発振器５を使用していたのでは出力周波
数が２倍になつてしまうものであり、従つてこの
場合には発振器５の発振子の周波数を変更する等
の対策が必要となり、基本的な回路部分の標準化
を行なう際に不経済になるという欠点を招く。
本発明は上記事情に鑑みてなされたものであ
り、その目的は、発振器に変更を加えることなく
複数の周波数仕様を得ることができる等の効果を
奏するインバータ制御装置を得供するにある。
り、その目的は、発振器に変更を加えることなく
複数の周波数仕様を得ることができる等の効果を
奏するインバータ制御装置を得供するにある。
本発明のインバータ制御装置は、記憶素子に各
設定周波数に応じた電圧パターンで記憶させてい
るデータによつてインバータ主回路のスイツチン
グ素子をオンオフ制御して周波数と電圧との間に
所定の比関係を保つた可変周波数可変電圧を得る
ようにしたインバータにおいて、発振器からのク
ロツク信号を分周して複数種類の分周クロツク信
号を出力する分周回路を設け、前記分周クロツク
信号を選択することによつて記憶素子からの電圧
パターンの読み出し周波数を変え得るようにした
ものである。
設定周波数に応じた電圧パターンで記憶させてい
るデータによつてインバータ主回路のスイツチン
グ素子をオンオフ制御して周波数と電圧との間に
所定の比関係を保つた可変周波数可変電圧を得る
ようにしたインバータにおいて、発振器からのク
ロツク信号を分周して複数種類の分周クロツク信
号を出力する分周回路を設け、前記分周クロツク
信号を選択することによつて記憶素子からの電圧
パターンの読み出し周波数を変え得るようにした
ものである。
次に本発明の一実施例について、第１図、第４
図及び第５図を参照しながら説明するに、ここで
は説明の簡単化のため１相分についてのみ述べ
る。第４図において、回路構成は従来例と似てい
るが、本実施例では、発振器１２からのクロツク
信号S8が分周回路たる４ビツトのバイナリカウン
タ１３によつて計数されるように設けられてお
り、このバイナリカウンタ１３の出力端子Q0，
Q1，Q2，Q3からはクロツク信号S8が２分周、４
分周、８分周、16分周された各分周クロツク信号
S9，S10，S11，S12が夫々出力される。また、１
４は分周クロツク信号S9，S10，S11，S12を受け
る分周回路用データセレクタであり、これの具体
的構成は第５図に示すようになつている。即ち、
分周回路用データセレクタ１４は、NANDゲー
ト１５，１６，１７，１８，１９及びインバータ
２０，２１を図示の如く接続することにより構成
されている。従つて、セレクタ端子２２，２３に
夫々入力される指示信号S13，S14が夫々論理値
「０，０」の場合には、NANDゲート１５のみが
開放されてバイナリカウンタ１３からの分周クロ
ツク信号S9がNANDゲート１９から出力周波数
決定用の信号として出力される。同様に、指示信
号S13，S14が夫々論理値「１，０」の場合には
NANDゲート１６を介してNANDゲート１９か
ら分周クロツク信号S10が出力され、指示信号
S13，S14が夫々論理値「０，１」の場合には
NANDゲート１７を介してNANDゲート１９か
ら分周クロツク信号S11が出力され、指示信号
S13，S14が夫々論理値「１，１」の場合には
NANDゲート１８を介してNANDゲート１９か
ら分周クロツク信号S12が出力される。以上述べ
た構成部分が従来と相違するものであり、他の周
波数設定回路４、レートマルチプライヤ６、バイ
ナリカウンタ７、ROM８，６進カウンタ９、記
憶素子用データセレクタ１０、反転回路１１は従
来と同様構成のものが適用される。
図及び第５図を参照しながら説明するに、ここで
は説明の簡単化のため１相分についてのみ述べ
る。第４図において、回路構成は従来例と似てい
るが、本実施例では、発振器１２からのクロツク
信号S8が分周回路たる４ビツトのバイナリカウン
タ１３によつて計数されるように設けられてお
り、このバイナリカウンタ１３の出力端子Q0，
Q1，Q2，Q3からはクロツク信号S8が２分周、４
分周、８分周、16分周された各分周クロツク信号
S9，S10，S11，S12が夫々出力される。また、１
４は分周クロツク信号S9，S10，S11，S12を受け
る分周回路用データセレクタであり、これの具体
的構成は第５図に示すようになつている。即ち、
分周回路用データセレクタ１４は、NANDゲー
ト１５，１６，１７，１８，１９及びインバータ
２０，２１を図示の如く接続することにより構成
されている。従つて、セレクタ端子２２，２３に
夫々入力される指示信号S13，S14が夫々論理値
「０，０」の場合には、NANDゲート１５のみが
開放されてバイナリカウンタ１３からの分周クロ
ツク信号S9がNANDゲート１９から出力周波数
決定用の信号として出力される。同様に、指示信
号S13，S14が夫々論理値「１，０」の場合には
NANDゲート１６を介してNANDゲート１９か
ら分周クロツク信号S10が出力され、指示信号
S13，S14が夫々論理値「０，１」の場合には
NANDゲート１７を介してNANDゲート１９か
ら分周クロツク信号S11が出力され、指示信号
S13，S14が夫々論理値「１，１」の場合には
NANDゲート１８を介してNANDゲート１９か
ら分周クロツク信号S12が出力される。以上述べ
た構成部分が従来と相違するものであり、他の周
波数設定回路４、レートマルチプライヤ６、バイ
ナリカウンタ７、ROM８，６進カウンタ９、記
憶素子用データセレクタ１０、反転回路１１は従
来と同様構成のものが適用される。
以上のように構成した第４図に示す回路の作用
を説明する。即ち、発振器１２から出力されたク
ロツク信号S8はバイナリカウンタ１３によつて
夫々２分周、４分周、８分周、16分周され、斯よ
うに分周された各分周クロツク信号S9，S10，
S11，S12が分周回路用データセレクタ１４に入力
される。この場合、セレクト端子２２，２３に対
して例えば夫々論理値「１，０」なる指示信号
S13，S14が入力されていた場合には、分周クロツ
ク信号S10（即ちクロツク信号S8を４分周した信
号）が分周回路用データセレクタ１４から出力さ
れてレートマルチプライヤ６に入力される。一
方、周波数設定回路４からの周波数設定信号S1は
レートマルチプライヤ６及びROM８に与えられ
る。レートマルチプライヤ６は、インバータ主回
路１の出力電圧Ｖが設定周波数と所定の比関係
となるように、分周クロツク信号S10の周波数を
周波数設定信号S1に応じた分周比で変化させて新
たなクロツク信号S10aを出力する。上記クロツク
信号S10aはバイナリカウンタ７に入力され、この
バイナリカウンタ７からバイナリ信号が出力され
る。斯ように出力されるバイナリ信号によつて
ROM８の各番地が繰返しアドレスされ、ROM
８の出力端子D0〜D5から各々電気角0゜〜30゜，30゜
〜60゜，60゜〜90゜，90゜〜120゜，120゜〜150゜，150
゜〜
180゜分のデータ信号S4が出力される。一方、バイ
ナリカウンタ７の最上位桁からのキヤリー信号S3
は６進カウンタ９に入力され、これに応じて該６
進カウンタ９から出力されるセレクト信号S5によ
つて記憶素子用データセレクタ１０がROM８か
らのデータ信号S4を選択して通過させるようにな
る。このようにして記憶素子用データセレクタ１
０から電気角にして０〜180゜分信号S6が周波数設
定信号S1（即ち設定速度）に見合つた周波数で出
力される。そして、反転回路１１において上記信
号S6と共役の信号S7が得られ、これら信号S6，S7
によつて第１図に示すインバータ主回路１内のト
ランジスタTr1，Tr4が駆動される。
を説明する。即ち、発振器１２から出力されたク
ロツク信号S8はバイナリカウンタ１３によつて
夫々２分周、４分周、８分周、16分周され、斯よ
うに分周された各分周クロツク信号S9，S10，
S11，S12が分周回路用データセレクタ１４に入力
される。この場合、セレクト端子２２，２３に対
して例えば夫々論理値「１，０」なる指示信号
S13，S14が入力されていた場合には、分周クロツ
ク信号S10（即ちクロツク信号S8を４分周した信
号）が分周回路用データセレクタ１４から出力さ
れてレートマルチプライヤ６に入力される。一
方、周波数設定回路４からの周波数設定信号S1は
レートマルチプライヤ６及びROM８に与えられ
る。レートマルチプライヤ６は、インバータ主回
路１の出力電圧Ｖが設定周波数と所定の比関係
となるように、分周クロツク信号S10の周波数を
周波数設定信号S1に応じた分周比で変化させて新
たなクロツク信号S10aを出力する。上記クロツク
信号S10aはバイナリカウンタ７に入力され、この
バイナリカウンタ７からバイナリ信号が出力され
る。斯ように出力されるバイナリ信号によつて
ROM８の各番地が繰返しアドレスされ、ROM
８の出力端子D0〜D5から各々電気角0゜〜30゜，30゜
〜60゜，60゜〜90゜，90゜〜120゜，120゜〜150゜，150
゜〜
180゜分のデータ信号S4が出力される。一方、バイ
ナリカウンタ７の最上位桁からのキヤリー信号S3
は６進カウンタ９に入力され、これに応じて該６
進カウンタ９から出力されるセレクト信号S5によ
つて記憶素子用データセレクタ１０がROM８か
らのデータ信号S4を選択して通過させるようにな
る。このようにして記憶素子用データセレクタ１
０から電気角にして０〜180゜分信号S6が周波数設
定信号S1（即ち設定速度）に見合つた周波数で出
力される。そして、反転回路１１において上記信
号S6と共役の信号S7が得られ、これら信号S6，S7
によつて第１図に示すインバータ主回路１内のト
ランジスタTr1，Tr4が駆動される。
以上のように指示信号S13，S14が夫々論理値
「１，０」の状態では、発振器１２の発振周波数
が例えば1566720Hzであつた場合、インバータ主
回路１により得られる最大周波数maxは、 max＝1566720×256／255×１／12×１／256×１／４ ＝128Hz となり、周波数ピツチは0.5Hzとなる。
「１，０」の状態では、発振器１２の発振周波数
が例えば1566720Hzであつた場合、インバータ主
回路１により得られる最大周波数maxは、 max＝1566720×256／255×１／12×１／256×１／４ ＝128Hz となり、周波数ピツチは0.5Hzとなる。
また、指示信号S13，S14が夫々「０，０」の状
態（即ちクロツク信号S8を２分周した分周クロツ
ク信号S9がレートマルチプライヤ６に与えられる
状態）では、インバータ主回路１により得られる
最大周波数maxは256Hz、周波数ピツチは１Hz
になる。同様に、指示信号S13，S14が夫々「０，
１」の状態（即ちクロツク信号S3を８分周した文
周クロツク信号S11がレートマルチプライヤ６に
与えられる状態）では、最大周波数maxは64
Hz、周波数ピツチは0.25Hzになり、指示信号S13，
S14が夫々「１，１」の状態（即ち、クロツク信
号を16分周した分周クロツク信号S12がレートマ
ルチプライヤ６に与えられる状態）では、最大周
波数maxは32Hz、周波数ピツチは0.125Hzにな
る。
態（即ちクロツク信号S8を２分周した分周クロツ
ク信号S9がレートマルチプライヤ６に与えられる
状態）では、インバータ主回路１により得られる
最大周波数maxは256Hz、周波数ピツチは１Hz
になる。同様に、指示信号S13，S14が夫々「０，
１」の状態（即ちクロツク信号S3を８分周した文
周クロツク信号S11がレートマルチプライヤ６に
与えられる状態）では、最大周波数maxは64
Hz、周波数ピツチは0.25Hzになり、指示信号S13，
S14が夫々「１，１」の状態（即ち、クロツク信
号を16分周した分周クロツク信号S12がレートマ
ルチプライヤ６に与えられる状態）では、最大周
波数maxは32Hz、周波数ピツチは0.125Hzにな
る。
このように上記構成によれば、インバータ内の
例えば第４図の２点鎖線で示される制御部２４を
集積回路化する場合、従来の如く１つの回路に対
して１種類の最大周波数、周波数ピツチが一義的
に決まつてしまうことがなく、４種類の最大周波
数、周波数ピツチが得られるものであり、従つて
１台のインバータで運転されるモータの特性の
質、回転の質に合つた最大周波数を選定でき経済
的に有利である。
例えば第４図の２点鎖線で示される制御部２４を
集積回路化する場合、従来の如く１つの回路に対
して１種類の最大周波数、周波数ピツチが一義的
に決まつてしまうことがなく、４種類の最大周波
数、周波数ピツチが得られるものであり、従つて
１台のインバータで運転されるモータの特性の
質、回転の質に合つた最大周波数を選定でき経済
的に有利である。
尚、実施例では３相の場合について述べたが、
単相の場合についても上記１相分の信号を使用す
ることにより実現されることはいうまでもない。
また、バイナリカウンタ１３による分周比を変更
したり、或は分周クロツク信号をさらに多種類と
しても良く、これに応じて分周回路用データセレ
クタ１４の入力数を増やすようにしても良い。
単相の場合についても上記１相分の信号を使用す
ることにより実現されることはいうまでもない。
また、バイナリカウンタ１３による分周比を変更
したり、或は分周クロツク信号をさらに多種類と
しても良く、これに応じて分周回路用データセレ
クタ１４の入力数を増やすようにしても良い。
本発明は以上説明したように発振器からのクロ
ツク信号を分周して複数種類の分周クロツク信号
を出力する分周回路を設け、前記分周クロツク信
号を選択することによつて記憶素子からの電圧パ
ターンの読み出し周波数を変え得るようにしたの
で、主要構成部分を集積回路化する場合には、１
台のインバータ装置によつて複数の周波数仕様を
発振器に変更を加えることなく得ることができ、
コストと性能のバランスのとれたインバータ制御
装置を実現できる。
ツク信号を分周して複数種類の分周クロツク信号
を出力する分周回路を設け、前記分周クロツク信
号を選択することによつて記憶素子からの電圧パ
ターンの読み出し周波数を変え得るようにしたの
で、主要構成部分を集積回路化する場合には、１
台のインバータ装置によつて複数の周波数仕様を
発振器に変更を加えることなく得ることができ、
コストと性能のバランスのとれたインバータ制御
装置を実現できる。
第１図は従来のインバータ主回路構成を示す結
線図、第２図は従来のインバータ主回路の制御回
路を示すブロツク図、第３図はROMに記憶させ
る内容を求める手法を示した図、第４図は本発明
の一実施例を示すブロツク図、第５図は要部の説
明図である。 図中、４は周波数設定回路、６はレートマルチ
プライヤ、７はバイナリカウンタ、８はROM
（記憶素子）、９は６進カウンタ、１０は記憶素子
用データセレクタ、１２は発振器、１３はバイナ
リカウンタ（分周回路）、１４は分周回路用デー
タセレクタである。
線図、第２図は従来のインバータ主回路の制御回
路を示すブロツク図、第３図はROMに記憶させ
る内容を求める手法を示した図、第４図は本発明
の一実施例を示すブロツク図、第５図は要部の説
明図である。 図中、４は周波数設定回路、６はレートマルチ
プライヤ、７はバイナリカウンタ、８はROM
（記憶素子）、９は６進カウンタ、１０は記憶素子
用データセレクタ、１２は発振器、１３はバイナ
リカウンタ（分周回路）、１４は分周回路用デー
タセレクタである。
Claims (1)
- １ 一定周期のクロツク信号を発生する発振器
と、前記クロツク信号を分周して複数種類の分周
クロツク信号を周波数決定用の信号として出力す
る分周回路と、前記分周クロツク信号が分周回路
用データセレクタを介して選択的に入力されるよ
うに設けられ該分周クロツク信号を周波数設定信
号に応じた分周比で分周してその周波数を変化さ
せるレートマルチプライヤと、周波数設定値に対
応した電圧パターンを得るようにインバータのス
イツチング素子のオンオフタイミングを記憶させ
た記憶素子と、前記レートマルチプライヤの出力
クロツク信号を受けて前記記憶素子を一定周期で
アドレスするバイナリカウンタと、このバイナリ
カウンタの出力をカウントするカウンタと、前記
記憶素子の出力をデータとし前記カウンタの出力
をセレクト信号とする記憶素子用データセレクタ
からなるインバータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042057A JPS59169368A (ja) | 1983-03-12 | 1983-03-12 | インバ−タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042057A JPS59169368A (ja) | 1983-03-12 | 1983-03-12 | インバ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59169368A JPS59169368A (ja) | 1984-09-25 |
| JPH0527345B2 true JPH0527345B2 (ja) | 1993-04-20 |
Family
ID=12625471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58042057A Granted JPS59169368A (ja) | 1983-03-12 | 1983-03-12 | インバ−タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169368A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277095A (ja) * | 1986-05-21 | 1987-12-01 | Mitsubishi Electric Corp | 電動機の制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101622A (en) * | 1977-02-16 | 1978-09-05 | Meidensha Electric Mfg Co Ltd | Controller for pwm inverter |
| JPS573582A (en) * | 1980-06-05 | 1982-01-09 | Toshiba Corp | Controller for inverter |
| JPS5746677A (en) * | 1980-09-01 | 1982-03-17 | Toshiba Corp | Invertor controlling circuit |
-
1983
- 1983-03-12 JP JP58042057A patent/JPS59169368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59169368A (ja) | 1984-09-25 |
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