JPH05273592A - アクティブマトリクス型液晶表示素子及びその製造方法 - Google Patents
アクティブマトリクス型液晶表示素子及びその製造方法Info
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- JPH05273592A JPH05273592A JP35979492A JP35979492A JPH05273592A JP H05273592 A JPH05273592 A JP H05273592A JP 35979492 A JP35979492 A JP 35979492A JP 35979492 A JP35979492 A JP 35979492A JP H05273592 A JPH05273592 A JP H05273592A
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Abstract
(57)【要約】
【構成】 液晶表示素子の各画素をアクティブマトリク
ス素子によって駆動するアクティブマトリクス型液晶表
示素子であって、保持容量の共通側の電極を、全面もし
くは、複数の行及び列にまたがって、共通の配線で形成
したことを特徴とするアクティブマトリクス型液晶表示
素子。 【効果】 開口率を損なうことなく共通配線の低抵抗化
が行なえ、更には開口率の向上と保持容量の増大による
画素信号の安定性の向上を図ることができる。
ス素子によって駆動するアクティブマトリクス型液晶表
示素子であって、保持容量の共通側の電極を、全面もし
くは、複数の行及び列にまたがって、共通の配線で形成
したことを特徴とするアクティブマトリクス型液晶表示
素子。 【効果】 開口率を損なうことなく共通配線の低抵抗化
が行なえ、更には開口率の向上と保持容量の増大による
画素信号の安定性の向上を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
素子によって液晶表示素子を駆動するアクティブマトリ
クス型液晶素子およびその製造方法に関する。
素子によって液晶表示素子を駆動するアクティブマトリ
クス型液晶素子およびその製造方法に関する。
【０００２】
【従来の技術】従来より、アクティブマトリクス素子を
設けた液晶表示素子は、ＴＮ液晶を用いる場合に多く応
用され、フラットパネルディスプレイとして、あるい
は、プロジェクションテレビとして商品化されてきた。
薄膜トランジスタ（ＴＦＴ）やダイオード素子、およ
び、ＭＩＭ（メタル・インシュレータ・メタル）素子な
どに代表される上記アクティブマトリクス素子は、その
スイッチング特性により、比較的応答の遅い上記ＴＮ液
晶に対し実質ライン選択周期より長い間電圧印加状態を
保持することにより液晶の光学スイッチ応答を助け、ま
た、上記ＴＮ液晶などのようにメモリ性（自己保持性）
がない液晶に対して、上記電圧印加状態保持により１フ
レーム間の実質的メモリ状態をもたらすものである。あ
るいは、各ライン間、画素間に対して原則的にはクロス
トークを与えず、良好な表示特性を与える特徴がある。
図８は、このようなアクティブマトリクス素子を設けた
液晶表示素子であるアクティブマトリクス型液晶素子の
構造を示す。
設けた液晶表示素子は、ＴＮ液晶を用いる場合に多く応
用され、フラットパネルディスプレイとして、あるい
は、プロジェクションテレビとして商品化されてきた。
薄膜トランジスタ（ＴＦＴ）やダイオード素子、およ
び、ＭＩＭ（メタル・インシュレータ・メタル）素子な
どに代表される上記アクティブマトリクス素子は、その
スイッチング特性により、比較的応答の遅い上記ＴＮ液
晶に対し実質ライン選択周期より長い間電圧印加状態を
保持することにより液晶の光学スイッチ応答を助け、ま
た、上記ＴＮ液晶などのようにメモリ性（自己保持性）
がない液晶に対して、上記電圧印加状態保持により１フ
レーム間の実質的メモリ状態をもたらすものである。あ
るいは、各ライン間、画素間に対して原則的にはクロス
トークを与えず、良好な表示特性を与える特徴がある。
図８は、このようなアクティブマトリクス素子を設けた
液晶表示素子であるアクティブマトリクス型液晶素子の
構造を示す。
【０００３】図１１に、基本的液晶駆動回路を示した。
【０００４】図１１に示す駆動回路は、共通電極と各画
素電極の間に液晶材料を封入した液晶セル７０１と画素
ＴＦＴ７０２とからなる画素部、映像信号配線部（以
下、信号配線）７０３、ラインバッファ部７０４、シフ
トパルススイッチ７０８、水平シフトレジスタ７０５、
ゲート信号配線（以下、ゲート配線）及び、垂直シフト
レジスタ７０６から構成されており、記録信号は、図中
７０７の信号入力端から、タイミングをずらして順次各
画素あるいは、各ラインに転送されていく。
素電極の間に液晶材料を封入した液晶セル７０１と画素
ＴＦＴ７０２とからなる画素部、映像信号配線部（以
下、信号配線）７０３、ラインバッファ部７０４、シフ
トパルススイッチ７０８、水平シフトレジスタ７０５、
ゲート信号配線（以下、ゲート配線）及び、垂直シフト
レジスタ７０６から構成されており、記録信号は、図中
７０７の信号入力端から、タイミングをずらして順次各
画素あるいは、各ラインに転送されていく。
【０００５】図１２に、従来の画素の平面図を示す（参
照 フラットパネル・ディスプレイ’９１）。
照 フラットパネル・ディスプレイ’９１）。
【０００６】図１２に示す画素は、信号配線８０１、ゲ
ート配線８０２、画素ＴＦＴ８０３、画素電極８０４、
液晶材料に印加されている電圧を維持するための保持容
量８０５及び、各画素の保持容量に共通の配線である共
通配線から構成されている。液晶材料はリーク電流が大
きく、蓄積されている電荷の量が時間と共に減少する。
そのため、液晶部分の容量に対して大きな保持容量を並
列に配置することにより、保持容量から液晶部に電荷を
供給し液晶部に印加される電圧を安定させている。図１
２の構造は、共通配線をゲート材と同じ材料あるいはア
ルミで作る方法と、透明電極で作る方法の２種類があ
る。このうち、共通配線を透明電極で作る場合の方が、
開口部にも保持容量が形成できるので開口率が向上し、
明るい透過率の高い液晶表示素子が実現できる。
ート配線８０２、画素ＴＦＴ８０３、画素電極８０４、
液晶材料に印加されている電圧を維持するための保持容
量８０５及び、各画素の保持容量に共通の配線である共
通配線から構成されている。液晶材料はリーク電流が大
きく、蓄積されている電荷の量が時間と共に減少する。
そのため、液晶部分の容量に対して大きな保持容量を並
列に配置することにより、保持容量から液晶部に電荷を
供給し液晶部に印加される電圧を安定させている。図１
２の構造は、共通配線をゲート材と同じ材料あるいはア
ルミで作る方法と、透明電極で作る方法の２種類があ
る。このうち、共通配線を透明電極で作る場合の方が、
開口部にも保持容量が形成できるので開口率が向上し、
明るい透過率の高い液晶表示素子が実現できる。
【０００７】
【発明が解決しようとする課題】パルス的な画像信号を
画像素子に入力する際、保持容量の共通側の電位をとる
配線に抵抗があれば、入力パルスに合わせて共通側の電
位も変動する。このため保持容量には本来蓄積されるべ
き電圧より小さい値の電圧しか蓄積されなくなり、その
結果、液晶に保持容量から供給される電圧が低下する。
このことが画質の低下をもたらす。保持容量に蓄積され
る電圧が本来印加されるべき電圧に達するまでの時間
は、保持容量の配線の抵抗が大きくなると長くなる。こ
の様な理由で、画質の向上及び、駆動速度の高速化を行
うためには保持容量の共通側の配線の抵抗を低く抑える
必要がある。
画像素子に入力する際、保持容量の共通側の電位をとる
配線に抵抗があれば、入力パルスに合わせて共通側の電
位も変動する。このため保持容量には本来蓄積されるべ
き電圧より小さい値の電圧しか蓄積されなくなり、その
結果、液晶に保持容量から供給される電圧が低下する。
このことが画質の低下をもたらす。保持容量に蓄積され
る電圧が本来印加されるべき電圧に達するまでの時間
は、保持容量の配線の抵抗が大きくなると長くなる。こ
の様な理由で、画質の向上及び、駆動速度の高速化を行
うためには保持容量の共通側の配線の抵抗を低く抑える
必要がある。
【０００８】図１２において共通配線をゲート材と同じ
材料で作る場合、抵抗が大きくなる。また、配線の抵抗
を下げるために共通配線を太くすれば、開口率が下がる
という問題が生じる。共通配線をアルミ配線で形成する
場合でも、大型の表示パネルの場合、共通配線の距離が
長くなることから抵抗が大きくなる。また、各画素にお
ける共通配線の抵抗値がパネル上の位置によって変わっ
てくることからシェーディングの原因になるという問題
がある。小型パネルの場合には、配線による開口率の減
少が問題となってくる。共通配線を透明電極で作る場
合、開口率は向上するが、共通配線の抵抗値が大きくな
るという問題が起こる。
材料で作る場合、抵抗が大きくなる。また、配線の抵抗
を下げるために共通配線を太くすれば、開口率が下がる
という問題が生じる。共通配線をアルミ配線で形成する
場合でも、大型の表示パネルの場合、共通配線の距離が
長くなることから抵抗が大きくなる。また、各画素にお
ける共通配線の抵抗値がパネル上の位置によって変わっ
てくることからシェーディングの原因になるという問題
がある。小型パネルの場合には、配線による開口率の減
少が問題となってくる。共通配線を透明電極で作る場
合、開口率は向上するが、共通配線の抵抗値が大きくな
るという問題が起こる。
【０００９】又、画素電極とゲートと重なりをもつと、
層間絶縁膜にリーク、または短絡が起きる可能性があ
り、画素電極とゲートには重なりをもたせられなかっ
た。この制約により、画素電極と他の層の間に保持容量
を形成する場合、十分な容量がとれない、開口率が減少
する等の問題があった。
層間絶縁膜にリーク、または短絡が起きる可能性があ
り、画素電極とゲートには重なりをもたせられなかっ
た。この制約により、画素電極と他の層の間に保持容量
を形成する場合、十分な容量がとれない、開口率が減少
する等の問題があった。
【００１０】この様な理由から、液晶表示素子の高速駆
動及び高精細化を達成するためには、開口率を著しく損
なうことなしに保持容量の共通電極の配線の抵抗を小さ
くする方法が必要とされている。
動及び高精細化を達成するためには、開口率を著しく損
なうことなしに保持容量の共通電極の配線の抵抗を小さ
くする方法が必要とされている。
【００１１】更に、画素トランジスタのドレインと画素
電極間のリーク、短絡の可能性を増大させることなく画
素電極の面積を大きくするという要望もあった。
電極間のリーク、短絡の可能性を増大させることなく画
素電極の面積を大きくするという要望もあった。
【００１２】透明画素電極と透明共通電極を用いて保持
容量を形成した場合、間に入れる透明容量膜の屈折率が
透明電極の屈折率と異なると、多重干渉が生じる。この
際、電極や容量膜の膜厚に分布があると色ムラが生じて
しまう。
容量を形成した場合、間に入れる透明容量膜の屈折率が
透明電極の屈折率と異なると、多重干渉が生じる。この
際、電極や容量膜の膜厚に分布があると色ムラが生じて
しまう。
【００１３】共通電極が画素ごとに分離されていると信
号線やゲート線と画素電極間の寄生容量が大きくなり、
クロストークが発生し、画質を劣化させる。
号線やゲート線と画素電極間の寄生容量が大きくなり、
クロストークが発生し、画質を劣化させる。
【００１４】
【課題を解決するための手段及び作用】本発明のアクテ
ィブマトリクス型液晶表示素子は、保持容量の共通側の
電極を、全面もしくは、複数の行及び列にまたがって、
共通の配線で形成したことを特徴とする。
ィブマトリクス型液晶表示素子は、保持容量の共通側の
電極を、全面もしくは、複数の行及び列にまたがって、
共通の配線で形成したことを特徴とする。
【００１５】本発明のアクティブマトリクス型液晶表示
素子の製造方法は、保持容量の共通側の電極を、全面も
しくは、複数の行及び列にまたがって、共通の配線で形
成することを特徴とする。
素子の製造方法は、保持容量の共通側の電極を、全面も
しくは、複数の行及び列にまたがって、共通の配線で形
成することを特徴とする。
【００１６】本発明によれば、開口率を損なうことなく
共通配線の低抵抗化が行なえ、更には開口率の向上と保
持容量の増大による画素信号の安定性の向上を図ること
ができる。又、色ムラのない画質の優れた液晶表示素子
を実現することができる。
共通配線の低抵抗化が行なえ、更には開口率の向上と保
持容量の増大による画素信号の安定性の向上を図ること
ができる。又、色ムラのない画質の優れた液晶表示素子
を実現することができる。
【００１７】
［実施例１］図１に本実施例に基づく画素構造の上面図
を、図２にＡ−Ｂ間の断面図を示した。これらの図にお
いて、１０１はゲート配線、１０２は信号配線、１０３
はゲート配線と接続されている画素トランジスタのゲー
ト、１０４は画素トランジスタの活性層、１０５は液晶
に電圧を印加する第一の透明電極である。信号配線は画
素トランジスタのソース側に接続されている。また、第
一の透明電極の下には、第一の透明電極１０５と対にな
って保持容量を形成するように、画素の全面に第二の透
明電極が形成されている。隣あう各画素上の第二の透明
電極は相互に接続され、その電位は表示パネルの周囲で
ＶＣＯＭにとられている。第一の透明電極は第二の透明
電極に開けられた穴を通って画素トランジスタのドレイ
ン側に接続されている。
を、図２にＡ−Ｂ間の断面図を示した。これらの図にお
いて、１０１はゲート配線、１０２は信号配線、１０３
はゲート配線と接続されている画素トランジスタのゲー
ト、１０４は画素トランジスタの活性層、１０５は液晶
に電圧を印加する第一の透明電極である。信号配線は画
素トランジスタのソース側に接続されている。また、第
一の透明電極の下には、第一の透明電極１０５と対にな
って保持容量を形成するように、画素の全面に第二の透
明電極が形成されている。隣あう各画素上の第二の透明
電極は相互に接続され、その電位は表示パネルの周囲で
ＶＣＯＭにとられている。第一の透明電極は第二の透明
電極に開けられた穴を通って画素トランジスタのドレイ
ン側に接続されている。
【００１８】この構造では、順次ゲート配線にゲートが
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
【００１９】第二の透明電極は、縦、または横のいずれ
か一方向に直列的につながっているのではなく、全面に
存在し、縦横両方向に接続されているため共通電極の配
線の抵抗は従来のやり方に比べ低く抑えることができ
る。また、全面にまたがった共通電極により電気的シー
ルドが行え、信号配線と画素電極、ゲート配線と画素電
極間の寄生容量によるクロストークの発生も防止でき
る。この構造では保持容量の共通電極と共通電極の配線
を一度の工程で形成でき、製造工程の簡略化が行える。
さらに、共通電極と共通電極の配線との間にコンタクト
の必要がないことから、表面の凹凸を減らすことができ
る。また、共通電極及びその配線が透明であることから
開口率が向上し、明るい、別の見方をすれば光源光量を
抑え、消費電力を低減した液晶表示素子が実現できる。
か一方向に直列的につながっているのではなく、全面に
存在し、縦横両方向に接続されているため共通電極の配
線の抵抗は従来のやり方に比べ低く抑えることができ
る。また、全面にまたがった共通電極により電気的シー
ルドが行え、信号配線と画素電極、ゲート配線と画素電
極間の寄生容量によるクロストークの発生も防止でき
る。この構造では保持容量の共通電極と共通電極の配線
を一度の工程で形成でき、製造工程の簡略化が行える。
さらに、共通電極と共通電極の配線との間にコンタクト
の必要がないことから、表面の凹凸を減らすことができ
る。また、共通電極及びその配線が透明であることから
開口率が向上し、明るい、別の見方をすれば光源光量を
抑え、消費電力を低減した液晶表示素子が実現できる。
【００２０】［実施例２］前記実施例１では保持容量の
共通配線は保持容量を形成している透明電極で形成され
ているが、ゲート材と同じ材料で保持容量の共通配線を
形成しても同様な効果が期待できる。
共通配線は保持容量を形成している透明電極で形成され
ているが、ゲート材と同じ材料で保持容量の共通配線を
形成しても同様な効果が期待できる。
【００２１】図３に本実施例に基づく画素構造の上面図
を、図４にＡ−Ｂ間の断面図を示した。図中、２０１は
Ｐｏｌｙ−Ｓｉからなるゲート配線、２０２は信号配
線、２０３はゲート配線と接続されている画素トランジ
スタのゲート、２０４は画素トランジスタの活性層、２
０５は液晶の透明電極、２０６は保持容量の共通配線で
ある。画素トランジスタのソース側は信号配線と接続さ
れ、ドレイン側は２０５の透明電極に接続されている。
この構造では、２０６の共通配線の一部と活性層の間に
保持容量が形成されている。保持容量の共通電極の配線
は複数の行、列にまたがってメッシュ状に構成されてお
り、その電位は表示パネルの周囲でＶＣＯＭにとられて
いる。
を、図４にＡ−Ｂ間の断面図を示した。図中、２０１は
Ｐｏｌｙ−Ｓｉからなるゲート配線、２０２は信号配
線、２０３はゲート配線と接続されている画素トランジ
スタのゲート、２０４は画素トランジスタの活性層、２
０５は液晶の透明電極、２０６は保持容量の共通配線で
ある。画素トランジスタのソース側は信号配線と接続さ
れ、ドレイン側は２０５の透明電極に接続されている。
この構造では、２０６の共通配線の一部と活性層の間に
保持容量が形成されている。保持容量の共通電極の配線
は複数の行、列にまたがってメッシュ状に構成されてお
り、その電位は表示パネルの周囲でＶＣＯＭにとられて
いる。
【００２２】この構造では、順次ゲート配線にゲートが
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
【００２３】この実施例では、Ｐｏｌｙ−Ｓｉによっ
て、ゲートを形成するのと同時に保持容量の電極及びそ
の共通配線を形成するために、製造工程の簡略化が行え
る。また、保持容量の電極と共通配線の間にコンタクト
の必要がなく、表面の凹凸が減少するという利点があ
る。第一の実施例と同様に、共通電極の配線が一方向で
はなく縦横に隣あった画素と接続されているため、共通
配線による開口率の低下は起こるものの、共通電極の配
線の抵抗を低く抑えることができる。この実施例では、
ゲート配線をＰｏｌｙ−Ｓｉによって形成したが、本発
明のゲート電極として用いられる材料としては、金属、
多結晶シリコン、シリサイド、ポリサイド等があり、具
体的にはＡｌ、Ｗ，Ｍｏ，Ｎｉ，Ｃｏ，Ｒｈ，Ｐｔ，Ｐ
ｄそのもの、或はこれらのシリサイド、ポリサイドであ
り、ＭＯＳＦＥＴの構造、駆動条件などとその仕事関数
を考慮して適宜選択される。
て、ゲートを形成するのと同時に保持容量の電極及びそ
の共通配線を形成するために、製造工程の簡略化が行え
る。また、保持容量の電極と共通配線の間にコンタクト
の必要がなく、表面の凹凸が減少するという利点があ
る。第一の実施例と同様に、共通電極の配線が一方向で
はなく縦横に隣あった画素と接続されているため、共通
配線による開口率の低下は起こるものの、共通電極の配
線の抵抗を低く抑えることができる。この実施例では、
ゲート配線をＰｏｌｙ−Ｓｉによって形成したが、本発
明のゲート電極として用いられる材料としては、金属、
多結晶シリコン、シリサイド、ポリサイド等があり、具
体的にはＡｌ、Ｗ，Ｍｏ，Ｎｉ，Ｃｏ，Ｒｈ，Ｐｔ，Ｐ
ｄそのもの、或はこれらのシリサイド、ポリサイドであ
り、ＭＯＳＦＥＴの構造、駆動条件などとその仕事関数
を考慮して適宜選択される。
【００２４】［実施例３］前記実施例２において、共通
配線の一部を別の配線に乗り換えても同様な効果が期待
できる。
配線の一部を別の配線に乗り換えても同様な効果が期待
できる。
【００２５】図５に本実施例に基づく画素構造の上面図
を示した。図５中、３０１はＰｏｌｙ−Ｓｉからなるゲ
ート配線、３０２は信号配線、３０３はゲート配線と接
続されている画素トランジスタのゲート、３０４は画素
トランジスタの活性層、３０５は液晶の透明電極、３０
６は保持容量の共通配線である。画素トランジスタのソ
ース側は信号配線と接続され、ドレイン側は３０５の透
明電極に接続されている。この構造では、３０６の共通
配線の一部と活性層の間に保持容量が形成されている。
保持容量の共通電極の配線は複数の行、列にまたがって
メッシュ状に構成されており、その電位は表示パネルの
周囲でＶＣＯＭにとられている。また、この配線は部分
的にアルミ配線３０７にのりかえている。
を示した。図５中、３０１はＰｏｌｙ−Ｓｉからなるゲ
ート配線、３０２は信号配線、３０３はゲート配線と接
続されている画素トランジスタのゲート、３０４は画素
トランジスタの活性層、３０５は液晶の透明電極、３０
６は保持容量の共通配線である。画素トランジスタのソ
ース側は信号配線と接続され、ドレイン側は３０５の透
明電極に接続されている。この構造では、３０６の共通
配線の一部と活性層の間に保持容量が形成されている。
保持容量の共通電極の配線は複数の行、列にまたがって
メッシュ状に構成されており、その電位は表示パネルの
周囲でＶＣＯＭにとられている。また、この配線は部分
的にアルミ配線３０７にのりかえている。
【００２６】この構造では、順次ゲート配線にゲートが
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
【００２７】この実施例では、Ｐｏｌｙ−Ｓｉから成る
共通配線の一部をアルミ配線に乗り換ることにより第二
の実施例によって得られる効果の他に、更に共通配線の
抵抗が下がるという利点がある。また、この実施例で
は、ゲート配線をＰｏｌｙ−Ｓｉによって形成したが、
本発明のゲート電極として用いられる材料としては、金
属、多結晶シリコン、シリサイド、ポリサイド等があ
り、具体的にはＡｌ、Ｗ，Ｍｏ，Ｎｉ，Ｃｏ，Ｒｈ，Ｐ
ｔ，Ｐｄそのもの、或はこれらのシリサイド、ポリサイ
ドであり、ＭＯＳＦＥＴの構造、駆動条件などとその仕
事関数を考慮して適宜選択される。この実施例に於て
は、共通配線をアルミ配線に乗り換えているが、それ以
外の、Ｐｏｌｙ−Ｓｉより抵抗率の低い導伝性材料によ
る配線に乗り換えても同様な効果が得られることは言う
までもない。
共通配線の一部をアルミ配線に乗り換ることにより第二
の実施例によって得られる効果の他に、更に共通配線の
抵抗が下がるという利点がある。また、この実施例で
は、ゲート配線をＰｏｌｙ−Ｓｉによって形成したが、
本発明のゲート電極として用いられる材料としては、金
属、多結晶シリコン、シリサイド、ポリサイド等があ
り、具体的にはＡｌ、Ｗ，Ｍｏ，Ｎｉ，Ｃｏ，Ｒｈ，Ｐ
ｔ，Ｐｄそのもの、或はこれらのシリサイド、ポリサイ
ドであり、ＭＯＳＦＥＴの構造、駆動条件などとその仕
事関数を考慮して適宜選択される。この実施例に於て
は、共通配線をアルミ配線に乗り換えているが、それ以
外の、Ｐｏｌｙ−Ｓｉより抵抗率の低い導伝性材料によ
る配線に乗り換えても同様な効果が得られることは言う
までもない。
【００２８】［実施例４］また、前記実施例２では保持
容量の共通配線をゲート材と同じ材料で形成している
が、活性層で保持容量の共通配線を形成しても同様な効
果が期待できる。
容量の共通配線をゲート材と同じ材料で形成している
が、活性層で保持容量の共通配線を形成しても同様な効
果が期待できる。
【００２９】図６に本実施例に基づく画素構造の上面図
を、図７にＡ−Ｂ間の断面図を示した。これらの図中、
４０１はゲート配線、４０２は信号配線、４０３はゲー
ト配線と接続されている画素トランジスタのゲート、４
０４は画素トランジスタの活性層、４０５は液晶の透明
電極、４０６はゲート材と同じ材料で形成され、活性層
４０７と対になって保持容量を形成している電極であ
り、画素トランジスタのドレイン側に接続されている。
画素トランジスタのソース側は信号配線と接続されてい
る。この構造では、活性層４０７によって、保持容量の
共通配線がなされている。この活性層４０７は複数の
行、列にまたがってメッシュ状に構成されており、その
電位は表示パネルの周囲でＶＣＯＭにとられている。
を、図７にＡ−Ｂ間の断面図を示した。これらの図中、
４０１はゲート配線、４０２は信号配線、４０３はゲー
ト配線と接続されている画素トランジスタのゲート、４
０４は画素トランジスタの活性層、４０５は液晶の透明
電極、４０６はゲート材と同じ材料で形成され、活性層
４０７と対になって保持容量を形成している電極であ
り、画素トランジスタのドレイン側に接続されている。
画素トランジスタのソース側は信号配線と接続されてい
る。この構造では、活性層４０７によって、保持容量の
共通配線がなされている。この活性層４０７は複数の
行、列にまたがってメッシュ状に構成されており、その
電位は表示パネルの周囲でＶＣＯＭにとられている。
【００３０】この構造では、順次ゲート配線にゲートが
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
【００３１】この実施例では画素トランジスタを形成す
る活性層と同時に共通配線を形成するために、製造工程
の簡略化が行える。また、第二の実施例と同様に、共通
電極の配線が一方向ではなく縦横に隣あった画素と接続
されているため、共通配線による開口率の低下は起こる
ものの、共通電極の配線の抵抗を低く抑えることができ
る。
る活性層と同時に共通配線を形成するために、製造工程
の簡略化が行える。また、第二の実施例と同様に、共通
電極の配線が一方向ではなく縦横に隣あった画素と接続
されているため、共通配線による開口率の低下は起こる
ものの、共通電極の配線の抵抗を低く抑えることができ
る。
【００３２】また、第三の実施例でＰｏｌｙ−Ｓｉ配線
をアルミ配線に乗り換えたのと同様に、この実施例にお
いても活性層配線部の一部を他の導伝性材料によって形
成される配線に乗り換えて、共通配線の抵抗をさらに下
げることができるのは明らかである。
をアルミ配線に乗り換えたのと同様に、この実施例にお
いても活性層配線部の一部を他の導伝性材料によって形
成される配線に乗り換えて、共通配線の抵抗をさらに下
げることができるのは明らかである。
【００３３】［実施例５］第１〜第４の実施例では保持
容量の共通配線を保持容量の片側の電極を形成している
材料と同じ材料で形成したが、保持容量の電極とは別の
材料を用いて共通配線を形成しても同様な効果が期待で
きる。
容量の共通配線を保持容量の片側の電極を形成している
材料と同じ材料で形成したが、保持容量の電極とは別の
材料を用いて共通配線を形成しても同様な効果が期待で
きる。
【００３４】図８に本実施例に基づく画素構造の上面図
を、図９にＡ−Ｂ間の断面図を示した。これらの図中、
５０１はゲート配線、５０２は信号配線、５０３はゲー
ト配線と接続されている画素トランジスタのゲート、５
０４は画素トランジスタの活性層、５０５は液晶の第一
の透明電極、５０６は第一の透明電極５０５と対になっ
て保持容量を形成する第２の透明電極、５０７は保持容
量の共通配線である。画素トランジスタのソース側は信
号配線と接続され、ドレイン側は５０５の透明電極に接
続されている。第一の透明電極５０６は共通配線５０７
と接続されている。保持容量の共通配線は複数の行、列
にまたがってメッシュ状に構成されており、その電位は
表示パネルの周囲でＶＣＯＭにとられている。
を、図９にＡ−Ｂ間の断面図を示した。これらの図中、
５０１はゲート配線、５０２は信号配線、５０３はゲー
ト配線と接続されている画素トランジスタのゲート、５
０４は画素トランジスタの活性層、５０５は液晶の第一
の透明電極、５０６は第一の透明電極５０５と対になっ
て保持容量を形成する第２の透明電極、５０７は保持容
量の共通配線である。画素トランジスタのソース側は信
号配線と接続され、ドレイン側は５０５の透明電極に接
続されている。第一の透明電極５０６は共通配線５０７
と接続されている。保持容量の共通配線は複数の行、列
にまたがってメッシュ状に構成されており、その電位は
表示パネルの周囲でＶＣＯＭにとられている。
【００３５】この構造では、順次ゲート配線にゲートが
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
オン状態になる電圧を印加し信号配線に映像信号を入力
することにより、ゲートがオン状態になっている画素に
映像信号を転送する。
【００３６】この実施例では実施例３と同様に、共通電
極の配線が一方向ではなく縦横に隣あった画素と接続さ
れているため、共通電極の配線の抵抗を低く抑えること
ができる。更にこの構造では、保持容量の両方の電極が
透明であることから開口率が向上するという効果も得ら
れる。
極の配線が一方向ではなく縦横に隣あった画素と接続さ
れているため、共通電極の配線の抵抗を低く抑えること
ができる。更にこの構造では、保持容量の両方の電極が
透明であることから開口率が向上するという効果も得ら
れる。
【００３７】また、実施例３でＰｏｌｙ−Ｓｉ配線をア
ルミ配線に乗り換えたのと同様に、この実施例において
も活性層配線部の一部を他の導伝性材料によって形成さ
れる配線に乗り換えて、共通配線の抵抗をさらに下げる
ことができるのは明らかである。
ルミ配線に乗り換えたのと同様に、この実施例において
も活性層配線部の一部を他の導伝性材料によって形成さ
れる配線に乗り換えて、共通配線の抵抗をさらに下げる
ことができるのは明らかである。
【００３８】［実施例６］実施例１における透明電極１
０５と画素トランジスタのゲートとが重なりあう図１３
及び図１４に示す構造の画素を構成した。
０５と画素トランジスタのゲートとが重なりあう図１３
及び図１４に示す構造の画素を構成した。
【００３９】図１３は上面図、図１４はＡ−Ｂ間の断面
図を示す。
図を示す。
【００４０】このような構造とすることにより、画素電
極と画素トランジスタの間には透明電極による保持容量
の共通配線の層があり、画素電極と画素トランジスタ間
のリーク、短絡が起きる可能性を小さくすることができ
る。
極と画素トランジスタの間には透明電極による保持容量
の共通配線の層があり、画素電極と画素トランジスタ間
のリーク、短絡が起きる可能性を小さくすることができ
る。
【００４１】［実施例７］実施例１における第一の透明
電極１０５と第二の透明電極１０６の間の容量膜１０７
をプラズマＳｉＮ（屈折率２．０）で形成し、図１５に
示す構造の画素を構成した。尚、透明電極１０５、１０
６はＩＴＯ（屈折率２．０）で形成した。このような構
造とすることにより、多重干渉を生じることがなく、膜
厚の相違による色むらを防止できる。その結果、画質の
優れた液晶表示素子を実現することができる。
電極１０５と第二の透明電極１０６の間の容量膜１０７
をプラズマＳｉＮ（屈折率２．０）で形成し、図１５に
示す構造の画素を構成した。尚、透明電極１０５、１０
６はＩＴＯ（屈折率２．０）で形成した。このような構
造とすることにより、多重干渉を生じることがなく、膜
厚の相違による色むらを防止できる。その結果、画質の
優れた液晶表示素子を実現することができる。
【００４２】本実施例においては、容量膜１０７をプラ
ズマＳｉＮで形成したが、本発明の容量膜として用いら
れる材料としては、例えば酸化シリコン（ＳｉＯ2 ）、
酸化窒化シリコン（ＳｉＯx Ｎ1-x ）、水素化アモルフ
ァスＳｉＣ（ａ−ＳｉＣ：Ｈ）、水素化アモルファス炭
素（ａ−Ｃ：Ｈ）等、透明電極としては酸化スズ（Ｓｎ
Ｏ2 ）、酸化亜鉛（ＺｎＯ）等があり、両者の屈折率を
考慮して適宜選択される。
ズマＳｉＮで形成したが、本発明の容量膜として用いら
れる材料としては、例えば酸化シリコン（ＳｉＯ2 ）、
酸化窒化シリコン（ＳｉＯx Ｎ1-x ）、水素化アモルフ
ァスＳｉＣ（ａ−ＳｉＣ：Ｈ）、水素化アモルファス炭
素（ａ−Ｃ：Ｈ）等、透明電極としては酸化スズ（Ｓｎ
Ｏ2 ）、酸化亜鉛（ＺｎＯ）等があり、両者の屈折率を
考慮して適宜選択される。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
高速動作が可能なアクティブマトリクス型液晶ディスプ
レイを提供することができ、これにより、高精細な直視
型フラットディスプレイやプロジェクションディスプレ
イが形成できる。もちろん、各画素毎にカラーフィルタ
ーを設けたり、また、本発明の構造を用いた液晶表示素
子を複数個使用し、それぞれに対して、カラー光照射を
行うことで、透過型、または、反射型の高精細なフラッ
トカラーテレビあるいはプロジェクションテレビを構成
することができる。
高速動作が可能なアクティブマトリクス型液晶ディスプ
レイを提供することができ、これにより、高精細な直視
型フラットディスプレイやプロジェクションディスプレ
イが形成できる。もちろん、各画素毎にカラーフィルタ
ーを設けたり、また、本発明の構造を用いた液晶表示素
子を複数個使用し、それぞれに対して、カラー光照射を
行うことで、透過型、または、反射型の高精細なフラッ
トカラーテレビあるいはプロジェクションテレビを構成
することができる。
【００４４】また、保持容量の共通側の電極は全面若し
くは複数の行及び列にまたがって共通の配線で形成する
ので、画素電極の電気的シールドが行え、クロストーク
が抑制され、画質を向上することができる。
くは複数の行及び列にまたがって共通の配線で形成する
ので、画素電極の電気的シールドが行え、クロストーク
が抑制され、画質を向上することができる。
【００４５】更に、保持容量を透明性の電極材料で形成
することにより、開口率の大きな液晶表示素子を実現す
ることができる。
することにより、開口率の大きな液晶表示素子を実現す
ることができる。
【００４６】特に、保持容量膜を透明容量電極とほぼ同
じ屈折率の材料で形成することにより、多重干渉が抑制
され、膜厚に分布がある場合にも色ムラの生じない、プ
ロセスマージンの広い液晶表示素子を実現することがで
きる。
じ屈折率の材料で形成することにより、多重干渉が抑制
され、膜厚に分布がある場合にも色ムラの生じない、プ
ロセスマージンの広い液晶表示素子を実現することがで
きる。
【図１】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図２】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図３】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図４】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図５】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図６】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図７】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図８】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図９】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図１０】アクティブマトリクス型液晶素子の模式図で
ある。
ある。
【図１１】アクティブマトリクスの駆動回路図である。
【図１２】従来の画素の構造を示す模式図である。
【図１３】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図１４】本発明に係わる画素の構造を示す模式図であ
る。
る。
【図１５】本発明に係わる画素の構造を示す模式図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 茂樹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (15)
- 【請求項１】 液晶表示素子の各画素をアクティブマト
リクス素子によって駆動するアクティブマトリクス型液
晶表示素子であって、保持容量の共通側の電極を、全面
もしくは、複数の行及び列にまたがって、共通の配線で
形成したことを特徴とするアクティブマトリクス型液晶
表示素子。 - 【請求項２】 前記共通配線が、透明電極によって形成
されている請求項１に記載のアクティブマトリクス型液
晶表示素子。 - 【請求項３】 前記共通配線が、ゲート材料と同じ材料
によって形成されている請求項１に記載のアクティブマ
トリクス型液晶表示素子。 - 【請求項４】 前記共通配線が、拡散層によって形成さ
れている請求項１に記載のアクティブマトリクス型液晶
表示素子。 - 【請求項５】 画素電極が画素トランジスタ、画素トラ
ンジスタのゲートと重なりをもつ請求項１に記載のアク
ティブマトリクス型液晶表示素子。 - 【請求項６】 前記保持容量の両側電極が透明電極によ
って形成されており、かつ両透明電極間に形成される膜
の屈折率が透明電極の屈折率とほぼ同等である請求項１
に記載のアクティブマトリクス型液晶表示素子。 - 【請求項７】 液晶表示素子の各画素をアクティブマト
リクス素子によって駆動するアクティブマトリクス型液
晶表示素子の製造方法において、保持容量の共通側の電
極を、全面もしくは、複数の行及び列にまたがって、共
通の配線で形成することを特徴とするアクティブマトリ
クス型液晶表示素子の製造方法。 - 【請求項８】 前記共通配線を、透明電極で形成する請
求項７に記載のアクティブマトリクス型液晶表示素子の
製造方法。 - 【請求項９】 前記共通配線を、ゲート材料と同じ材料
によって形成する請求項７に記載のアクティブマトリク
ス型液晶表示素子の製造方法。 - 【請求項１０】 前記共通配線を、拡散層によって形成
する請求項７に記載のアクティブマトリクス型液晶表示
素子の製造方法。 - 【請求項１１】 前記保持容量の両側電極を透明電極に
よって形成し、かつ両透明電極間に、透明電極の屈折率
とほぼ同等の屈折率を有する膜を形成する請求項７に記
載のアクティブマトリクス型液晶表示素子の製造方法。 - 【請求項１２】 保持容量を形成している電極材料のど
ちらか一方と同じ金属で共通配線を形成する請求項７に
記載のアクティブマトリクス型液晶表示素子の製造方
法。 - 【請求項１３】 共通配線及び保持容量の片側の電極
を、透明電極によって同時に形成する請求項７に記載の
アクティブマトリクス型液晶表示素子の製造方法。 - 【請求項１４】 共通配線及び保持容量の片側の電極
を、ゲート材料によって同時に形成する請求項７に記載
のアクティブマトリクス型液晶表示素子の製造方法。 - 【請求項１５】 共通配線及び保持容量の片側の電極
を、拡散層によって同時に形成する請求項７に記載のア
クティブマトリクス型液晶表示素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1652192 | 1992-01-31 | ||
| JP4-16521 | 1992-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05273592A true JPH05273592A (ja) | 1993-10-22 |
Family
ID=11918580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35979492A Pending JPH05273592A (ja) | 1992-01-31 | 1992-12-29 | アクティブマトリクス型液晶表示素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05273592A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094112A (ja) * | 1999-09-27 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6507376B2 (en) | 2000-12-25 | 2003-01-14 | Kawasaki Microelectronics, Inc. | Display device formed on semiconductor substrate and display system using the same |
| US6885156B2 (en) | 2000-07-24 | 2005-04-26 | Canon Kabushiki Kaisha | Electron-emitting device and image forming apparatus |
| US7061553B2 (en) | 2002-01-04 | 2006-06-13 | Sharp Kabushiki Kaisha | Substrate for display device and display device equipped therewith |
| JP2010191421A (ja) * | 2009-02-18 | 2010-09-02 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 |
| JP2011040790A (ja) * | 2010-11-10 | 2011-02-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2014078033A (ja) * | 2013-12-23 | 2014-05-01 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2015007806A (ja) * | 2014-09-12 | 2015-01-15 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US9025096B2 (en) | 2009-11-23 | 2015-05-05 | Samsung Display Co., Ltd. | Liquid crystal display device and method of fabrication for the same |
| JP2015537252A (ja) * | 2012-11-30 | 2015-12-24 | コピン コーポレーション | ディスプレイ加熱用の抵抗メッシュ体 |
| JP2017151485A (ja) * | 2017-06-08 | 2017-08-31 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2023090731A (ja) * | 2013-06-28 | 2023-06-29 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
-
1992
- 1992-12-29 JP JP35979492A patent/JPH05273592A/ja active Pending
Cited By (16)
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|---|---|---|---|---|
| JP2001094112A (ja) * | 1999-09-27 | 2001-04-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6885156B2 (en) | 2000-07-24 | 2005-04-26 | Canon Kabushiki Kaisha | Electron-emitting device and image forming apparatus |
| US7282852B2 (en) | 2000-07-24 | 2007-10-16 | Canon Kabushiki Kaisha | Electron-emitting device and image forming apparatus |
| US6507376B2 (en) | 2000-12-25 | 2003-01-14 | Kawasaki Microelectronics, Inc. | Display device formed on semiconductor substrate and display system using the same |
| US7061553B2 (en) | 2002-01-04 | 2006-06-13 | Sharp Kabushiki Kaisha | Substrate for display device and display device equipped therewith |
| US7626646B2 (en) | 2002-01-04 | 2009-12-01 | Sharp Kabushiki Kaisha | Substrate for display device and display device equipped therewith |
| JP2010191421A (ja) * | 2009-02-18 | 2010-09-02 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 |
| US8879014B2 (en) | 2009-02-18 | 2014-11-04 | Beijing Boe Optoelectronics Technology Co., Ltd. | TFT-LCD array substrate manufacturing method |
| US9025096B2 (en) | 2009-11-23 | 2015-05-05 | Samsung Display Co., Ltd. | Liquid crystal display device and method of fabrication for the same |
| EP2345928B1 (en) * | 2009-11-23 | 2016-12-21 | Samsung Display Co., Ltd. | Liquid crystal display device and its method of fabrication |
| JP2011040790A (ja) * | 2010-11-10 | 2011-02-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2015537252A (ja) * | 2012-11-30 | 2015-12-24 | コピン コーポレーション | ディスプレイ加熱用の抵抗メッシュ体 |
| JP2023090731A (ja) * | 2013-06-28 | 2023-06-29 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2014078033A (ja) * | 2013-12-23 | 2014-05-01 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2015007806A (ja) * | 2014-09-12 | 2015-01-15 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2017151485A (ja) * | 2017-06-08 | 2017-08-31 | 株式会社半導体エネルギー研究所 | 表示装置 |
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|---|---|---|---|
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