JPH05274879A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05274879A JPH05274879A JP4100488A JP10048892A JPH05274879A JP H05274879 A JPH05274879 A JP H05274879A JP 4100488 A JP4100488 A JP 4100488A JP 10048892 A JP10048892 A JP 10048892A JP H05274879 A JPH05274879 A JP H05274879A
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- sense amplifier
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的はチップ面積の増加なく高集積
化、高性能化を図ることである。 【構成】 分割されたメモリのセンスアンプ２００ａ〜
２００ｅは前回のアクセスデータを保持し、センスアン
プ２００ｂ〜２００ｄは２つのメモリブロック１〜４に
対して動作する。このセンスアンプ列２００ａ〜２００
ｅについて前回のアクセスのＸアドレスを保持するレジ
スタ３１〜３５を有し、メモリアクセスに対して各セン
スアンプ列２００ａ〜２００ｅのＸアドレスと入力Ｘア
ドレスを比較し、選択メモリブロックのアクセスに対し
てヒット及びミスヒットを判定する。
化、高性能化を図ることである。 【構成】 分割されたメモリのセンスアンプ２００ａ〜
２００ｅは前回のアクセスデータを保持し、センスアン
プ２００ｂ〜２００ｄは２つのメモリブロック１〜４に
対して動作する。このセンスアンプ列２００ａ〜２００
ｅについて前回のアクセスのＸアドレスを保持するレジ
スタ３１〜３５を有し、メモリアクセスに対して各セン
スアンプ列２００ａ〜２００ｅのＸアドレスと入力Ｘア
ドレスを比較し、選択メモリブロックのアクセスに対し
てヒット及びミスヒットを判定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
メモリを備えた半導体装置であってメモリデータの一部
をセンスアンプに保持できる半導体装置に関する。
メモリを備えた半導体装置であってメモリデータの一部
をセンスアンプに保持できる半導体装置に関する。
【０００２】
【従来の技術】従来半導体メモリ装置においては、メモ
リセルにデータを保持し、アドレスで指定したメモリセ
ルからデータをセンスアンプに読み出し、差動増幅後出
力していた。
リセルにデータを保持し、アドレスで指定したメモリセ
ルからデータをセンスアンプに読み出し、差動増幅後出
力していた。
【０００３】このため、データを読み出すまでにＸデコ
ーダの選択、センスアンプによるデータの増幅、Ｙデコ
ーダの選択などの動作が必要であり、データの読み出し
を高速化することが難しかった。
ーダの選択、センスアンプによるデータの増幅、Ｙデコ
ーダの選択などの動作が必要であり、データの読み出し
を高速化することが難しかった。
【０００４】しかしながら最近、メモリセルのデータの
一部をセンスアンプに保持し、アクセスされたデータが
センスアンプに保持されていた場合には、直接センスア
ンプよりデータを読み出すことにより、読み出しの高速
化を図る技術が用いられるようになってきた。
一部をセンスアンプに保持し、アクセスされたデータが
センスアンプに保持されていた場合には、直接センスア
ンプよりデータを読み出すことにより、読み出しの高速
化を図る技術が用いられるようになってきた。
【０００５】このような技術について図６のブロック
図、ならびに図７，図８のタイムチャートを用いて説明
する。
図、ならびに図７，図８のタイムチャートを用いて説明
する。
【０００６】図６において、メモリアレイ６２は４つの
メモリブロック１〜メモリブロック４に分割されてお
り、それぞれについてＸデコーダ６１、Ｙデコーダ６４
でメモリアドレスを選択可能とする。センスアンプ６３
はメモリセルのデータを増幅する。
メモリブロック１〜メモリブロック４に分割されてお
り、それぞれについてＸデコーダ６１、Ｙデコーダ６４
でメモリアドレスを選択可能とする。センスアンプ６３
はメモリセルのデータを増幅する。
【０００７】デコーダ６０はブロックデコードアドレス
ＸＢをデコードし、メモリブロックの選択信号を出力す
る。ＸアドレスＸＤはＸデコーダ６１に入力し、各メモ
リブロック内のメモリセルを指定する。信号ＸＤＥはＸ
デコーダの動作信号であり、ＸＤＥが高レベルとなった
ときにＸデコーダ６１は動作する。
ＸＢをデコードし、メモリブロックの選択信号を出力す
る。ＸアドレスＸＤはＸデコーダ６１に入力し、各メモ
リブロック内のメモリセルを指定する。信号ＸＤＥはＸ
デコーダの動作信号であり、ＸＤＥが高レベルとなった
ときにＸデコーダ６１は動作する。
【０００８】セレクタ６５はデコーダ６０の出力信号を
入力し、アドレスレジスタ６６からアドレスレジスタ６
９の４つの出力のうちから１つを選択し、比較器７１に
出力する。比較品７１は選択されたアドレスレジスタ６
６から６９の内容とＸアドレスＸＤの内容を比較し、同
じであった場合には、ヒット信号ＨＩＴを出力する。書
き込み回路７０は選択されたアドレスレジスタ６６から
６９に対してＸアドレスＸＤを書き込む。
入力し、アドレスレジスタ６６からアドレスレジスタ６
９の４つの出力のうちから１つを選択し、比較器７１に
出力する。比較品７１は選択されたアドレスレジスタ６
６から６９の内容とＸアドレスＸＤの内容を比較し、同
じであった場合には、ヒット信号ＨＩＴを出力する。書
き込み回路７０は選択されたアドレスレジスタ６６から
６９に対してＸアドレスＸＤを書き込む。
【０００９】これにより、アドレスレジスタ６６は、メ
モリブロック１に対応し、前回にアクセスされたＸアド
レスを保持する。アドレスレジスタ６７からアドレスレ
ジスタ６９はそれぞれ同様にメモリブロック２へメモリ
ブロック４の前回アクセスされたＸアドレスを保持す
る。これらと同時に各ブロックのセンスアンプ６３は前
回アクセスされたデータを保持している。
モリブロック１に対応し、前回にアクセスされたＸアド
レスを保持する。アドレスレジスタ６７からアドレスレ
ジスタ６９はそれぞれ同様にメモリブロック２へメモリ
ブロック４の前回アクセスされたＸアドレスを保持す
る。これらと同時に各ブロックのセンスアンプ６３は前
回アクセスされたデータを保持している。
【００１０】次に、図７を参照して、アクセスデータが
センスアンプ６３内に存在した場合の動作について説明
する。信号ＣＳ（＊）（（＊）は活性化レベルが低レベ
ルの信号を表す、以下同じ）が活性化され、本メモリが
選択されると、デコーダ６０により、ブロックの選択ア
ドレスＸＢがデコードされ、選択信号が出力される。こ
れにより、選択されたアドレスレジスタ６６〜６９の出
力は、比較器７１によりＸＤと比較される。これによ
り、アドレスが一致するとヒット信号ＨＩＴが出力され
る。これにより、ＹアドレスによりＹデコーダ６４は、
センスアンプから読み出されていたデータをＩ／Ｏに出
力する。このとき、ＸＤＥ信号は活性化されない。この
場合はセンスアンプよりの読み出しのため高速化が可能
である。
センスアンプ６３内に存在した場合の動作について説明
する。信号ＣＳ（＊）（（＊）は活性化レベルが低レベ
ルの信号を表す、以下同じ）が活性化され、本メモリが
選択されると、デコーダ６０により、ブロックの選択ア
ドレスＸＢがデコードされ、選択信号が出力される。こ
れにより、選択されたアドレスレジスタ６６〜６９の出
力は、比較器７１によりＸＤと比較される。これによ
り、アドレスが一致するとヒット信号ＨＩＴが出力され
る。これにより、ＹアドレスによりＹデコーダ６４は、
センスアンプから読み出されていたデータをＩ／Ｏに出
力する。このとき、ＸＤＥ信号は活性化されない。この
場合はセンスアンプよりの読み出しのため高速化が可能
である。
【００１１】引き続いて図８をもちいてアクセスデータ
がセンスアンプ６３内に保持されていない場合について
説明する。信号ＣＳ（＊）が活性化され、本メモリが選
択され、デコーダ６０の出力によりブロック選択アドレ
スが同様にデコードされ、アドレスレジスタ６６〜６９
の出力とＸアドレスＸＤが比較され、一致しないならヒ
ット信号ＨＩＴは出力されない。
がセンスアンプ６３内に保持されていない場合について
説明する。信号ＣＳ（＊）が活性化され、本メモリが選
択され、デコーダ６０の出力によりブロック選択アドレ
スが同様にデコードされ、アドレスレジスタ６６〜６９
の出力とＸアドレスＸＤが比較され、一致しないならヒ
ット信号ＨＩＴは出力されない。
【００１２】このため選択されたメモリブロック１〜４
のセンスアンプ６３により保持されていたデータは放棄
され、ビット線をプリチャージする。引き続いてＸＤＥ
信号が活性化され新しいＸアドレスがＸデコーダ６１で
選択され、センスアンプ６３により新規にデータが差動
増幅される。同時にレジスタライト信号により、書き込
み回路７０が動作し、選択レジスタに新しいデータとし
てＸＤを書き込む。
のセンスアンプ６３により保持されていたデータは放棄
され、ビット線をプリチャージする。引き続いてＸＤＥ
信号が活性化され新しいＸアドレスがＸデコーダ６１で
選択され、センスアンプ６３により新規にデータが差動
増幅される。同時にレジスタライト信号により、書き込
み回路７０が動作し、選択レジスタに新しいデータとし
てＸＤを書き込む。
【００１３】以上説明したような半導体装置において
は、メモリセルに保持された内容のうち、分割されたメ
モリブロック１〜４に対して、最後にアクセスされたデ
ータのコピーをセンスアンプ６３内に保持し、次にアク
セスされるアドレスが先回のアドレスと一致した場合に
は、メモリセルをアクセスすることなくセンスアンプ内
のデータを直接出力することができるため、高速なメモ
リアクセスが可能である。
は、メモリセルに保持された内容のうち、分割されたメ
モリブロック１〜４に対して、最後にアクセスされたデ
ータのコピーをセンスアンプ６３内に保持し、次にアク
セスされるアドレスが先回のアドレスと一致した場合に
は、メモリセルをアクセスすることなくセンスアンプ内
のデータを直接出力することができるため、高速なメモ
リアクセスが可能である。
【００１４】換言すれば、メモリブロック１〜４のセン
スアンプ６３をキャッシュメモリとして使用し、キャッ
シュメモリの内容は擬似的にＬＲＵ論理となり、効率の
良いキャッシュとして動作することが可能である。
スアンプ６３をキャッシュメモリとして使用し、キャッ
シュメモリの内容は擬似的にＬＲＵ論理となり、効率の
良いキャッシュとして動作することが可能である。
【００１５】
【発明が解決しようとする課題】この従来例において
は、センスアンプ６３をキャッシュメモリとして使用す
るので分割された各メモリブロック１〜４は選択される
ワード線上のメモリセルデータ数に対応する数のセンス
アンプをそれぞれ必要とする。
は、センスアンプ６３をキャッシュメモリとして使用す
るので分割された各メモリブロック１〜４は選択される
ワード線上のメモリセルデータ数に対応する数のセンス
アンプをそれぞれ必要とする。
【００１６】しかしながら、メモリの高速化にともなっ
てセンスアンプ６３は分割されたメモリブロック１〜４
毎ではなく、隣接するメモリブロックに対して選択的に
時分割で動作する形式を取るため、かかる形式のメモリ
ではメモリブロックに対して１対１でセンスアンプを対
応させることができないという問題点がある。また、１
対１に対応させるためにセンスアンプの数を増すことは
チップ面積の増大となり、製造コストの上昇、歩留りの
低下が生じるという問題点があった。
てセンスアンプ６３は分割されたメモリブロック１〜４
毎ではなく、隣接するメモリブロックに対して選択的に
時分割で動作する形式を取るため、かかる形式のメモリ
ではメモリブロックに対して１対１でセンスアンプを対
応させることができないという問題点がある。また、１
対１に対応させるためにセンスアンプの数を増すことは
チップ面積の増大となり、製造コストの上昇、歩留りの
低下が生じるという問題点があった。
【００１７】
【課題を解決するための手段】本発明の要旨は、複数の
メモリセルブロックと、各々が上記複数のメモリセルブ
ロック中の２つのメモリセルブロックに共用して設けら
れたセンスアンプ群を含みメモリセルから読み出された
データビットを保持する複数のセンスアンプ群と、上記
複数のメモリセルブロックを選択するブロックデコーダ
と、上記複数のメモリセルブロックにそれぞれ設けられ
該複数のメモリセルブロックに共通な行アドレスの供給
される複数の行デコーダと、上記複数のメモリセルブロ
ックに共通な列アドレスを供給される列デコーダとを備
えたメモリを含む半導体装置において、上記複数のメモ
リセルブロックの内ブロックデコーダで選択されたメモ
リセルブロックを記憶し次回のアクセス時に複数のセン
スアンプ群に保持されたデータビットへの直接アクセス
可能なメモリブロックを指定するブロック選択手段と、
行デコーダの出力をメモリブロック毎に記憶するレジス
タ群と、次回のアクセスがブロック選択手段で指定され
たメモリブロック中の上記レジスタ群に記憶された行デ
コーダ出力で指定されたメモリセルに対してなされる
と、複数のセンスアンプ群に保持されたデータビットか
らアクセスされたデータビットを選択される直接アクセ
ス制御手段とを有することである。
メモリセルブロックと、各々が上記複数のメモリセルブ
ロック中の２つのメモリセルブロックに共用して設けら
れたセンスアンプ群を含みメモリセルから読み出された
データビットを保持する複数のセンスアンプ群と、上記
複数のメモリセルブロックを選択するブロックデコーダ
と、上記複数のメモリセルブロックにそれぞれ設けられ
該複数のメモリセルブロックに共通な行アドレスの供給
される複数の行デコーダと、上記複数のメモリセルブロ
ックに共通な列アドレスを供給される列デコーダとを備
えたメモリを含む半導体装置において、上記複数のメモ
リセルブロックの内ブロックデコーダで選択されたメモ
リセルブロックを記憶し次回のアクセス時に複数のセン
スアンプ群に保持されたデータビットへの直接アクセス
可能なメモリブロックを指定するブロック選択手段と、
行デコーダの出力をメモリブロック毎に記憶するレジス
タ群と、次回のアクセスがブロック選択手段で指定され
たメモリブロック中の上記レジスタ群に記憶された行デ
コーダ出力で指定されたメモリセルに対してなされる
と、複数のセンスアンプ群に保持されたデータビットか
らアクセスされたデータビットを選択される直接アクセ
ス制御手段とを有することである。
【００１８】
【実施例】次に本発明について図面を用いて説明する。
図１は本発明の第１実施例を示すブロック図であり、図
２は図１中の選択器１７を説明する回路図である。本図
は便宜上メモリブロックを４個として説明するが４個で
ある必要はない。
図１は本発明の第１実施例を示すブロック図であり、図
２は図１中の選択器１７を説明する回路図である。本図
は便宜上メモリブロックを４個として説明するが４個で
ある必要はない。
【００１９】図１において、メモリアレイ１１は複数の
メモリブロック１〜４に分割されているＹデコーダ１５
はメモリアレイ１１の一端に配置されており、メモリア
レイ１１のセンスアンプ１２ａ〜１２ｅについてＹアド
レスＹのデコードを行う。
メモリブロック１〜４に分割されているＹデコーダ１５
はメモリアレイ１１の一端に配置されており、メモリア
レイ１１のセンスアンプ１２ａ〜１２ｅについてＹアド
レスＹのデコードを行う。
【００２０】センスアンプ１２ａはメモリブロック１と
メモリブロック２に対して動作する。つまりメモリブロ
ック１が選択された時はメモリブロック１から読み出さ
れたデータの増幅時に使用し、メモリブロック２が選択
された場合には、メモリブロック２から読み出されたデ
ータの増幅に使用し、同時に使用されることはない。
メモリブロック２に対して動作する。つまりメモリブロ
ック１が選択された時はメモリブロック１から読み出さ
れたデータの増幅時に使用し、メモリブロック２が選択
された場合には、メモリブロック２から読み出されたデ
ータの増幅に使用し、同時に使用されることはない。
【００２１】他のセンスアンプ１２ｂ，１２ｃも同様に
隣接するメモリブロックで共用される。
隣接するメモリブロックで共用される。
【００２２】本実施例においてブロックアドレスＸＢの
デコード、ＸデコードアドレスＸＤとレジスタ１〜４内
のアドレスとの比較、書き込みについては従来例と同一
であり、説明を省略する。またメモリアレイ１１のセン
スアンプ１２ａ〜１２ｃは隣接ブロックに対して同時に
共有されないので、隣接するメモリブロックに対して同
時にデータを保持することはできない。
デコード、ＸデコードアドレスＸＤとレジスタ１〜４内
のアドレスとの比較、書き込みについては従来例と同一
であり、説明を省略する。またメモリアレイ１１のセン
スアンプ１２ａ〜１２ｃは隣接ブロックに対して同時に
共有されないので、隣接するメモリブロックに対して同
時にデータを保持することはできない。
【００２３】このためラッチ回路１６は前回アクセスさ
れたメモリブロックの選択信号φｃによりデコーダ１０
０の出力をラッチしている。このラッチ１６の出力は選
択器１７へ出力される。この選択器１７により隣接する
メモリブロック１〜４のアクセスを禁止する。ＡＮＤ回
路１８は選択器１７の出力と、メモリブロック選択信号
の論理をとり、一致した場合には高レベルを出力する。
ＯＲ論理回路１９は各ブロックの選択信号に対応するＡ
ＮＤ回路１８の出力の論理和をとる。ＡＮＤ回路２０は
ＯＲ回路１９と比較器７１の出力信号の論理積をとり、
ヒット信号ＨＩＴ２を出力する。図２は選択器１７の回
路の一例である。信号Ｌ１，Ｌ２，Ｌ３，Ｌ４はそれぞ
れメモリブロック１からメモリブロック４の選択信号に
対応したラッチ１６の出力である。
れたメモリブロックの選択信号φｃによりデコーダ１０
０の出力をラッチしている。このラッチ１６の出力は選
択器１７へ出力される。この選択器１７により隣接する
メモリブロック１〜４のアクセスを禁止する。ＡＮＤ回
路１８は選択器１７の出力と、メモリブロック選択信号
の論理をとり、一致した場合には高レベルを出力する。
ＯＲ論理回路１９は各ブロックの選択信号に対応するＡ
ＮＤ回路１８の出力の論理和をとる。ＡＮＤ回路２０は
ＯＲ回路１９と比較器７１の出力信号の論理積をとり、
ヒット信号ＨＩＴ２を出力する。図２は選択器１７の回
路の一例である。信号Ｌ１，Ｌ２，Ｌ３，Ｌ４はそれぞ
れメモリブロック１からメモリブロック４の選択信号に
対応したラッチ１６の出力である。
【００２４】例えば信号Ｌ２が高レベルとなった場合に
ついては、フリップフロップ２２をセットし、信号Ｑ２
を高レベルとし、同時に隣接するフリップフロップ２１
とフリップフロップ２３をリセットして、信号Ｑ１と信
号Ｑ３を低レベルとし、隣接するメモリブロック１，３
の信号を非選択とする。
ついては、フリップフロップ２２をセットし、信号Ｑ２
を高レベルとし、同時に隣接するフリップフロップ２１
とフリップフロップ２３をリセットして、信号Ｑ１と信
号Ｑ３を低レベルとし、隣接するメモリブロック１，３
の信号を非選択とする。
【００２５】この選択器１７の動作により、隣接するメ
モリブロックについてアクセスが発生した場合は、ＯＲ
回路１９の出力は低レベルとなり、Ｘデコーダアドレス
ＸＤが一致し、比較器７１の出力が高レベルであって
も、ＡＮＤ回路出力２０は低レベルとなりヒット信号Ｈ
ＩＴ２は発生されず、通常のメモリセルからの読み出し
となる。
モリブロックについてアクセスが発生した場合は、ＯＲ
回路１９の出力は低レベルとなり、Ｘデコーダアドレス
ＸＤが一致し、比較器７１の出力が高レベルであって
も、ＡＮＤ回路出力２０は低レベルとなりヒット信号Ｈ
ＩＴ２は発生されず、通常のメモリセルからの読み出し
となる。
【００２６】一方、選択器１７の出力とブロックアドレ
スＸＢのＸＢのデコード信号が共に高レベルであればＯ
Ｒ回路１９の出力は高レベルであり、従来と同様に比較
器７１の判定にしたがって動作する。
スＸＢのＸＢのデコード信号が共に高レベルであればＯ
Ｒ回路１９の出力は高レベルであり、従来と同様に比較
器７１の判定にしたがって動作する。
【００２７】上記ラッチ１６と選択器１７、ＡＮＤ回路
１８、ＯＲ回路１９はブロック選択手段を、比較器７１
とＡＮＤ回路２０は直接アクセス制御手段をそれぞれ構
成する。
１８、ＯＲ回路１９はブロック選択手段を、比較器７１
とＡＮＤ回路２０は直接アクセス制御手段をそれぞれ構
成する。
【００２８】次に第２実施例について図を用いて説明す
る。図３は第２実施例のブロック図である。メモリアレ
イ１１ならびブロックアドレスデコーダ６０は第１実施
例と同様の構成である。
る。図３は第２実施例のブロック図である。メモリアレ
イ１１ならびブロックアドレスデコーダ６０は第１実施
例と同様の構成である。
【００２９】本実施例においては、メモリブロックが４
個について、５個のレジスタ、すなわちレジスタ３１
と，レジスタ３２，レジスタ３３，レジスタ３４，レジ
スタ３５を有している。レジスタ３１〜３５の出力は選
択回路３６に接続している。セレクタ４１はブロックデ
コーダ６０の出力を入力し、それに対応してレジスタ群
３１〜３５のうち選択されたメモリブロックに対応する
レジスタをレジスタ３１からレジスタ３５のうちから２
個選択し、それぞれ比較器３７，３８に出力し、デコー
ドアドレスＸＤと比較する。ＡＮＤ回路３９は比較器３
７の出力と選択回路３６の出力Ｈ１を入力しヒット信号
ＨＩＴＬを出力する。ＡＮＤ回路４０は選択回路３６の
出力と比較器３８の出力を入力し、ヒット信号ＨＩＴＨ
を出力する。書き込み回路４２はセレクタ４１により、
選択されたレジスタ２個についてＸデコードアドレスＸ
Ｄを書き込む。
個について、５個のレジスタ、すなわちレジスタ３１
と，レジスタ３２，レジスタ３３，レジスタ３４，レジ
スタ３５を有している。レジスタ３１〜３５の出力は選
択回路３６に接続している。セレクタ４１はブロックデ
コーダ６０の出力を入力し、それに対応してレジスタ群
３１〜３５のうち選択されたメモリブロックに対応する
レジスタをレジスタ３１からレジスタ３５のうちから２
個選択し、それぞれ比較器３７，３８に出力し、デコー
ドアドレスＸＤと比較する。ＡＮＤ回路３９は比較器３
７の出力と選択回路３６の出力Ｈ１を入力しヒット信号
ＨＩＴＬを出力する。ＡＮＤ回路４０は選択回路３６の
出力と比較器３８の出力を入力し、ヒット信号ＨＩＴＨ
を出力する。書き込み回路４２はセレクタ４１により、
選択されたレジスタ２個についてＸデコードアドレスＸ
Ｄを書き込む。
【００３０】本実施例においては、４個のメモリブロッ
クに対応して存在する５個のセンスアンプ列２００ａ〜
２００ｅに対応した５個のレジスタ３１〜３５を有し、
それぞれのセンスアンプ列２００ａ〜２００ｅに対応し
てデコードアドレスを保持し、センスアンプ列２００ａ
から２００ｅ内に保持しているデータのアドレスとＸデ
コードアドレスＸＤを比較可能としている。
クに対応して存在する５個のセンスアンプ列２００ａ〜
２００ｅに対応した５個のレジスタ３１〜３５を有し、
それぞれのセンスアンプ列２００ａ〜２００ｅに対応し
てデコードアドレスを保持し、センスアンプ列２００ａ
から２００ｅ内に保持しているデータのアドレスとＸデ
コードアドレスＸＤを比較可能としている。
【００３１】本構成においては、メモリブロック１個に
ついて２個のセンスアンプ列が対応する。このため、デ
コーダ６０によりデコードされた信号により、選択され
たメモリブロックに対応する２列のセンスアンプ列に相
当するレジスタがセレクタ４１により選択される。これ
により選択されたレジスタ内のアドレスはそれぞれ比較
器３７及び３８で比較される。
ついて２個のセンスアンプ列が対応する。このため、デ
コーダ６０によりデコードされた信号により、選択され
たメモリブロックに対応する２列のセンスアンプ列に相
当するレジスタがセレクタ４１により選択される。これ
により選択されたレジスタ内のアドレスはそれぞれ比較
器３７及び３８で比較される。
【００３２】但しセンスアンプ列２００ｂ〜２００ｄは
隣接するメモリブロックのいずれかのブロックに対して
データ保持が可能なため、どちらのメモリブロックのデ
ータを保持しているかを示すデータとしてＸデコードア
ドレスＸＤをレジスタ３１〜３５にセットする。
隣接するメモリブロックのいずれかのブロックに対して
データ保持が可能なため、どちらのメモリブロックのデ
ータを保持しているかを示すデータとしてＸデコードア
ドレスＸＤをレジスタ３１〜３５にセットする。
【００３３】選択回路３６はセンスアンプ列２００ａ〜
２００ｅに対応するブロック選択データを選択し、選択
されたセンスアンプ列の保持するデータが選択されたメ
モリブロックに属するデータであるかを判定し、選択さ
れた２個のレジスタに対しての判定結果をＨ１及びＨ２
を出力する。
２００ｅに対応するブロック選択データを選択し、選択
されたセンスアンプ列の保持するデータが選択されたメ
モリブロックに属するデータであるかを判定し、選択さ
れた２個のレジスタに対しての判定結果をＨ１及びＨ２
を出力する。
【００３４】ＡＮＤ回路３９ならびＡＮＤ回路４０は比
較器３７，３８の出力と選択回路３６の出力Ｈ１，Ｈ２
の論理をとり、共に真であった場合には、信号ヒット信
号ＨＩＴＬならびにヒット信号ＨＩＴＨを高レベルとし
て出力する。
較器３７，３８の出力と選択回路３６の出力Ｈ１，Ｈ２
の論理をとり、共に真であった場合には、信号ヒット信
号ＨＩＴＬならびにヒット信号ＨＩＴＨを高レベルとし
て出力する。
【００３５】図４は第２実施例の選択回路３６の構成を
示す一例である。レジスタはそれぞれアドレスデータを
保持するＡＤと隣接するメモリブロックを選択するヒッ
トＳＥとを有している。
示す一例である。レジスタはそれぞれアドレスデータを
保持するＡＤと隣接するメモリブロックを選択するヒッ
トＳＥとを有している。
【００３６】この選択ビットＳＥはセンスアンプ列２０
０ａ〜２００ｅに対して下位のメモリブロックを選択し
ているときは“０”、上位のメモリブロックを選択して
いるときは“１”となるように書き込む。但しメモリア
レイの端のセンスアンプ列２００ａ，２００ｅについて
は常に選択可能であり“１”とする。
０ａ〜２００ｅに対して下位のメモリブロックを選択し
ているときは“０”、上位のメモリブロックを選択して
いるときは“１”となるように書き込む。但しメモリア
レイの端のセンスアンプ列２００ａ，２００ｅについて
は常に選択可能であり“１”とする。
【００３７】ＡＮＤ回路４５は選択ビットＳＥとブロッ
クデコードアドレスの論理をとる。メモリブロック２が
選択された場合には、レジスタ３２及びレジスタ３２が
選択される。レジスタ３２の選択ビットＳＥの出力はブ
ロックデコード信号ＢＬ２とＡＮＤ回路４５で論理和を
とる。このとき、選択ビットＳＥが“０”であれば、レ
ジスタ１に対応するセンスアンプ２００ｂはメモリブロ
ック１のデータを保持しており、この場合のＡＮＤ回路
４５の出力は低レベルとなる。逆に“１”であればＡＮ
Ｄ回路出力は高レベルとなる。同時にレジスタ３３につ
いても同様に動作するが、逆に選択ビットが“１”の時
はＡＮＤ回路４５の出力は低レベルであり、“０”の時
は高レベルとなる。
クデコードアドレスの論理をとる。メモリブロック２が
選択された場合には、レジスタ３２及びレジスタ３２が
選択される。レジスタ３２の選択ビットＳＥの出力はブ
ロックデコード信号ＢＬ２とＡＮＤ回路４５で論理和を
とる。このとき、選択ビットＳＥが“０”であれば、レ
ジスタ１に対応するセンスアンプ２００ｂはメモリブロ
ック１のデータを保持しており、この場合のＡＮＤ回路
４５の出力は低レベルとなる。逆に“１”であればＡＮ
Ｄ回路出力は高レベルとなる。同時にレジスタ３３につ
いても同様に動作するが、逆に選択ビットが“１”の時
はＡＮＤ回路４５の出力は低レベルであり、“０”の時
は高レベルとなる。
【００３８】ＯＲ回路４６は選択された２個のレジスタ
に対応し、上位のレジスタが選択ビットとデコード信号
のＡＮＤ回路４５の出力を入力し、高レベルの時出力信
号Ｈ１が高レベルとなる。ＯＲ回路４７は選択された２
個のレジスタのうち、上位のレジスタに対して同様に出
力が高レベルの時、出力信号Ｈ２を高レベルとする。
に対応し、上位のレジスタが選択ビットとデコード信号
のＡＮＤ回路４５の出力を入力し、高レベルの時出力信
号Ｈ１が高レベルとなる。ＯＲ回路４７は選択された２
個のレジスタのうち、上位のレジスタに対して同様に出
力が高レベルの時、出力信号Ｈ２を高レベルとする。
【００３９】以上説明したように本実施例においては、
センスアンプ列２００ａから２００ｅに対応した判定用
レジスタ３１〜３５を設けたことにより、センスアンプ
列の単位でメモリアレイ内のデータについてセンスアン
プによりデータ保持することが可能となり、チップサイ
ズを増加させることなくキャッシュメモリとしてのセン
スアンプデータの配置が柔軟になり性能を向上すること
ができる。
センスアンプ列２００ａから２００ｅに対応した判定用
レジスタ３１〜３５を設けたことにより、センスアンプ
列の単位でメモリアレイ内のデータについてセンスアン
プによりデータ保持することが可能となり、チップサイ
ズを増加させることなくキャッシュメモリとしてのセン
スアンプデータの配置が柔軟になり性能を向上すること
ができる。
【００４０】このようなメモリアレイ構成を持った第２
実施例においては、選択されたメモリアレイに対して接
する２組みのセンスアンプ列によりデータが保持され
る。この場合、センスアンプからの直接読み出しはキャ
ッシュとして利用されるため、連続したアドレスで構成
されていることが望ましい。したがって、本実施例にお
いては、Ｙアドレスの配置において、Ｙアドレスの下位
アドレスは同一センスアンプ列内のアドレスを示し、上
位アドレスにてセンスアンプ列の選択を行うことができ
るようにＹアドレスを配置する。これにより、連続した
アドレスに対して連続して高速にアクセスすることが可
能となるという利点を有する。
実施例においては、選択されたメモリアレイに対して接
する２組みのセンスアンプ列によりデータが保持され
る。この場合、センスアンプからの直接読み出しはキャ
ッシュとして利用されるため、連続したアドレスで構成
されていることが望ましい。したがって、本実施例にお
いては、Ｙアドレスの配置において、Ｙアドレスの下位
アドレスは同一センスアンプ列内のアドレスを示し、上
位アドレスにてセンスアンプ列の選択を行うことができ
るようにＹアドレスを配置する。これにより、連続した
アドレスに対して連続して高速にアクセスすることが可
能となるという利点を有する。
【００４１】本実施例においては、センスアンプ列が隣
接するメモリブロックに対しては、同時にデータを保持
することができない。このため連続したメモリ領域を確
保するためメモリブロックを選択するブロックアドレス
は、となり合うメモリブロックが連続したアドレスとな
らないように、ブロック選択アドレスを配置する。これ
により、２個以上のブロックにまたがるメモリアクセス
についても、連続して高速にアクセスすることが可能と
なる利点がある。
接するメモリブロックに対しては、同時にデータを保持
することができない。このため連続したメモリ領域を確
保するためメモリブロックを選択するブロックアドレス
は、となり合うメモリブロックが連続したアドレスとな
らないように、ブロック選択アドレスを配置する。これ
により、２個以上のブロックにまたがるメモリアクセス
についても、連続して高速にアクセスすることが可能と
なる利点がある。
【００４２】前述の実施例においてはアドレスの配置を
変更することにより連続した大きなアドレス領域につい
てデータのコピーをセンスアンプに保持することが可能
であることを説明した。一方、利用上の問題よりコピー
データはメモリアドレス内に多数分散させた方が効率の
良い場合がある。このため、アドレスの配置を変更する
ことにより変更することが可能である。
変更することにより連続した大きなアドレス領域につい
てデータのコピーをセンスアンプに保持することが可能
であることを説明した。一方、利用上の問題よりコピー
データはメモリアドレス内に多数分散させた方が効率の
良い場合がある。このため、アドレスの配置を変更する
ことにより変更することが可能である。
【００４３】図５に示した第３実施例においては、ラッ
チ回路５１に対してデータを変更することにより、Ｙｎ
をＹｎ−１へ切り換えることができる。これによりアド
レスの配置を変更し、センスアンプに保持できるデータ
のアドレスを変更することにより最適化することが可能
となる。
チ回路５１に対してデータを変更することにより、Ｙｎ
をＹｎ−１へ切り換えることができる。これによりアド
レスの配置を変更し、センスアンプに保持できるデータ
のアドレスを変更することにより最適化することが可能
となる。
【００４４】ＡＮＤ回路５２はラッチ５１の出力の反転
信号とＹｎアドレスを入力しているＡＮＤ回路５４はラ
ッチ５１の出力とＹｎ−１を入力している。ＯＲ回路５
３はＡＮＤ回路５２とＡＮＤ回路５４の出力を入力しＹ
ｎ’を出力としている。ＡＮＤ回路５５はラッチ５１の
出力の反転信号とＹｎ−１を入力しているＡＮＤ回路５
６はラッチ回路５１とＹｎを入力している。ＯＲ回路５
７はＡＮＤ回路５５とＡＮＤ回路５６の出力を入力しＹ
ｎ−１’を出力している。
信号とＹｎアドレスを入力しているＡＮＤ回路５４はラ
ッチ５１の出力とＹｎ−１を入力している。ＯＲ回路５
３はＡＮＤ回路５２とＡＮＤ回路５４の出力を入力しＹ
ｎ’を出力としている。ＡＮＤ回路５５はラッチ５１の
出力の反転信号とＹｎ−１を入力しているＡＮＤ回路５
６はラッチ回路５１とＹｎを入力している。ＯＲ回路５
７はＡＮＤ回路５５とＡＮＤ回路５６の出力を入力しＹ
ｎ−１’を出力している。
【００４５】ラッチ５１の出力が低レベルの時は、ＡＮ
Ｄ回路５４とＡＮＤ回路５６の出力は低レベルとなり、
ＡＮＤ回路５２の出力はＹｎの入力に対応して出力され
る。ＡＮＤ回路５５についても同様である。このときに
はＹｎはＹｎ’へＹｎ−１はＹｎ−１へ出力される。逆
にラッチ５１の出力が高レベルの時は、ＡＮＤ回路５２
とＡＮＤ回路５５の出力は低レベルとなり、信号Ｙｎは
ＡＮＤ回路５６を経由してＹｎ−１へ出力し、Ｙｎ−１
はＡＮＤ回路５４を経由してＹｎ’へ出力される。この
ようにラッチ信号出力によりアドレスの配置を変更する
ことが可能となる。このような変更回路をもうけること
により、センスアンプにより保持できるデータの領域を
変更することが容易になるという利点を有する。
Ｄ回路５４とＡＮＤ回路５６の出力は低レベルとなり、
ＡＮＤ回路５２の出力はＹｎの入力に対応して出力され
る。ＡＮＤ回路５５についても同様である。このときに
はＹｎはＹｎ’へＹｎ−１はＹｎ−１へ出力される。逆
にラッチ５１の出力が高レベルの時は、ＡＮＤ回路５２
とＡＮＤ回路５５の出力は低レベルとなり、信号Ｙｎは
ＡＮＤ回路５６を経由してＹｎ−１へ出力し、Ｙｎ−１
はＡＮＤ回路５４を経由してＹｎ’へ出力される。この
ようにラッチ信号出力によりアドレスの配置を変更する
ことが可能となる。このような変更回路をもうけること
により、センスアンプにより保持できるデータの領域を
変更することが容易になるという利点を有する。
【００４６】
【発明の効果】以上説明したように本発明では単一のセ
ンスアンプ列が隣接する２つのメモリブロックで共用さ
れていても、上記単一のセンスアンプ列が隣接する２つ
のメモリブロックのいずれのデータビットを保持してい
るかを示せるので、センスアンプ列をメモリブロック列
毎に設けなくても、センスアンプ列をキャッシュメモリ
として使用でき、チップサイズを大きくすることなく高
速アクセスが可能になるという効果を得られる。
ンスアンプ列が隣接する２つのメモリブロックで共用さ
れていても、上記単一のセンスアンプ列が隣接する２つ
のメモリブロックのいずれのデータビットを保持してい
るかを示せるので、センスアンプ列をメモリブロック列
毎に設けなくても、センスアンプ列をキャッシュメモリ
として使用でき、チップサイズを大きくすることなく高
速アクセスが可能になるという効果を得られる。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第１実施例の選択器を示す回路図であ
る。
る。
【図３】本発明の第２実施例のブロック図である。
【図４】本発明の第２実施例の選択回路の回路図であ
る。
る。
【図５】本発明の第３実施例に含まれるアドレス切換回
路の回路図である。
路の回路図である。
【図６】従来の実施例のブロック図である。
【図７】従来例の動作を説明するタイミング図である。
【図８】従来例の動作を説明するタイミング図である。
１１，６２ メモリアレイ １２，６４ センスアンプ １３ メモリブロック１ １４ メモリブロック２ １５，６４ Ｙデコーダ １６，５１ ラッチ回路 １７，３６ 選択器 １８，２０，３９，４０，４５，５２，５４，５５，５
６ ＡＮＤ回路 １９，２５，２６，４６，４７，５３，５７ ＯＲ回路 ２１，２２，２３，２４ フリップフロップ ３１，３２，３３，３４，３５，６６，６７，６８，６
９ レジスタ ３７，３８，７１ 比較器 ４１，６５ セレクタ ６０ デコーダ ６１ Ｘデコーダ ２０，４２ 書き込み回路 ＸＢ ブロックアドレス ＸＤ デコードアドレス ＸＤＥ Ｘデコーダ活性化信号 ＨＩＴ，ＨＩＴ２，ＨＩＴＬ，ＨＩＴＨ センスアンプ
アクセス許可信号 Ｌ１，Ｌ２，Ｌ３，Ｌ４ ラッチ出力信号 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｈ１，Ｈ２ 選択器出力信号 Ｙｎ，Ｙｎ−１，Ｙｎ’，Ｙｎ−１ アドレス切換回路
を説明するためのアドレス信号 Ｉ／Ｏ メモリ読み出しデータ
６ ＡＮＤ回路 １９，２５，２６，４６，４７，５３，５７ ＯＲ回路 ２１，２２，２３，２４ フリップフロップ ３１，３２，３３，３４，３５，６６，６７，６８，６
９ レジスタ ３７，３８，７１ 比較器 ４１，６５ セレクタ ６０ デコーダ ６１ Ｘデコーダ ２０，４２ 書き込み回路 ＸＢ ブロックアドレス ＸＤ デコードアドレス ＸＤＥ Ｘデコーダ活性化信号 ＨＩＴ，ＨＩＴ２，ＨＩＴＬ，ＨＩＴＨ センスアンプ
アクセス許可信号 Ｌ１，Ｌ２，Ｌ３，Ｌ４ ラッチ出力信号 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｈ１，Ｈ２ 選択器出力信号 Ｙｎ，Ｙｎ−１，Ｙｎ’，Ｙｎ−１ アドレス切換回路
を説明するためのアドレス信号 Ｉ／Ｏ メモリ読み出しデータ
Claims (5)
- 【請求項１】 複数のメモリセルブロックと、各々が上
記複数のメモリセルブロック中の２つのメモリセルブロ
ックに共用して設けられたセンスアンプ群を含みメモリ
セルから読み出されたデータビットを保持する複数のセ
ンスアンプ群と、上記複数のメモリセルブロックを選択
するブロックデコーダと、上記複数のメモリセルブロッ
クにそれぞれ設けられ該複数のメモリセルブロックに共
通な行アドレスの供給される複数の行デコーダと、上記
複数のメモリセルブロックに共通な列アドレスを供給さ
れる列デコーダとを備えたメモリを含む半導体装置にお
いて、 上記複数のメモリセルブロックのうちブロックデコーダ
で選択されたメモリセルブロックを記憶し次回のアクセ
ス時に複数のセンスアンプ群に保持されたデータビット
への直接アクセス可能なメモリブロックを指定するブロ
ック選択手段と、行デコーダの出力をメモリブロック毎
に記憶するレジスタ群と、次回のアクセスがブロック選
択手段で指定されたメモリブロック中の上記レジスタ群
に記憶された行デコーダ出力で指定されたメモリセルに
対してなされると、複数のセンスアンプ群に保持された
データビットからアクセスされたデータビットを選択さ
れる直接アクセス制御手段とを有することを特徴とする
メモリを含む半導体装置。 - 【請求項２】 上記ブロック選択手段はブロックデコー
ダの出力を記憶するラッチ回路と、該ラッチ回路の記憶
に基づきアクセスされたメモリブロックについて指定信
号を出力し該アクセスされたメモリブロックに隣接する
メモリブロックに関して指定信号を取り消す選択器と、
次回アクセス時に指定信号とブロックデコーダの出力の
論理を取り直接アクセス可能なメモリブロックを指定す
る論理回路とを有する請求項１記載の半導体装置。 - 【請求項３】 上記ブロック選択手段は上記複数のセン
スアンプ群に保持されたデータビットの供給元であるメ
モリブロックを表示する選択ビット手段と、ブロックデ
コーダの出力と選択ビット手段とに基づき直接アクセス
可能なメモリブロックを指定する論理回路とを含む請求
項１記載の半導体装置。 - 【請求項４】 上記複数のメモリブロックのうち互いに
隣接したメモリブロックの列アドレスは連続している請
求項３記載の半導体装置。 - 【請求項５】 上記複数のブロックのうち互いに隣接し
たメモリブロックの列アドレスは不連続な部分を有し、
該不連続な部分に関しアドレス変換手段を有する請求項
３記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100488A JPH05274879A (ja) | 1992-03-26 | 1992-03-26 | 半導体装置 |
| US08/035,238 US5301162A (en) | 1992-03-26 | 1993-03-23 | Semiconductor random access memory device having shared sense amplifiers serving as a cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100488A JPH05274879A (ja) | 1992-03-26 | 1992-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274879A true JPH05274879A (ja) | 1993-10-22 |
Family
ID=14275321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4100488A Pending JPH05274879A (ja) | 1992-03-26 | 1992-03-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5301162A (ja) |
| JP (1) | JPH05274879A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05325544A (ja) * | 1992-05-22 | 1993-12-10 | Toshiba Corp | 半導体メモリ |
| JPH08129876A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 半導体記憶装置 |
| WO1998036419A1 (fr) * | 1997-02-17 | 1998-08-20 | Hitachi, Ltd. | Dispositif circuit integre a semi-conducteur |
| US6404694B2 (en) | 1999-08-16 | 2002-06-11 | Hitachi, Ltd. | Semiconductor memory device with address comparing functions |
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| JP2739802B2 (ja) * | 1992-12-01 | 1998-04-15 | 日本電気株式会社 | ダイナミックｒａｍ装置 |
| JPH06349281A (ja) * | 1993-06-04 | 1994-12-22 | Fujitsu Ltd | 半導体装置 |
| JP3305056B2 (ja) * | 1993-08-31 | 2002-07-22 | 沖電気工業株式会社 | ダイナミックｒａｍ |
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| JP3135795B2 (ja) * | 1994-09-22 | 2001-02-19 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
| JP2630277B2 (ja) * | 1994-10-24 | 1997-07-16 | 日本電気株式会社 | 半導体記憶装置 |
| JP3739104B2 (ja) * | 1995-02-27 | 2006-01-25 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
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-
1992
- 1992-03-26 JP JP4100488A patent/JPH05274879A/ja active Pending
-
1993
- 1993-03-23 US US08/035,238 patent/US5301162A/en not_active Expired - Lifetime
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|---|---|
| US5301162A (en) | 1994-04-05 |
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