JPH05275447A - 低濃度不純物導入領域を備える薄膜トランジスタの製造方法 - Google Patents
低濃度不純物導入領域を備える薄膜トランジスタの製造方法Info
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- JPH05275447A JPH05275447A JP4160271A JP16027192A JPH05275447A JP H05275447 A JPH05275447 A JP H05275447A JP 4160271 A JP4160271 A JP 4160271A JP 16027192 A JP16027192 A JP 16027192A JP H05275447 A JPH05275447 A JP H05275447A
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Abstract
(57)【要約】
【目的】 ＬＤＯ領域の形成にばらつきがなく、セル
ファラインでのＬＤＯ領域形成もでき、工程簡略化も可
能なＴＦＴの製造方法の提供。ＬＤＯ領域の形成にば
らつきがあっても、ＯＮ電流のばらつきを抑えられるＴ
ＦＴ及びその製造方法の提供。 【構成】 (1) 高濃度不純物導入領域またはオフセット
高濃度部をマスク31を用いたイオン注入により形成し、
該マスク31を部分的に除去し、これをマスク32にしてイ
オン注入（場合により斜めイオン注入）してＬＤＯ領域
２を形成。(2) ＬＤＯ領域と高濃度不純物導入領域との
間に、例えば中間濃度のオフセット部高濃度領域が形成
されているＴＦＴ。
ファラインでのＬＤＯ領域形成もでき、工程簡略化も可
能なＴＦＴの製造方法の提供。ＬＤＯ領域の形成にば
らつきがあっても、ＯＮ電流のばらつきを抑えられるＴ
ＦＴ及びその製造方法の提供。 【構成】 (1) 高濃度不純物導入領域またはオフセット
高濃度部をマスク31を用いたイオン注入により形成し、
該マスク31を部分的に除去し、これをマスク32にしてイ
オン注入（場合により斜めイオン注入）してＬＤＯ領域
２を形成。(2) ＬＤＯ領域と高濃度不純物導入領域との
間に、例えば中間濃度のオフセット部高濃度領域が形成
されているＴＦＴ。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下適宜ＴＦＴと称することもある）及びＴＦＴの製造方
法に関する。特に、例えばＬＤＯと称される低濃度不純
物導入領域を備えるＴＦＴ及びそのようなＴＦＴの製造
方法に関するものである。
下適宜ＴＦＴと称することもある）及びＴＦＴの製造方
法に関する。特に、例えばＬＤＯと称される低濃度不純
物導入領域を備えるＴＦＴ及びそのようなＴＦＴの製造
方法に関するものである。
【０００２】
【従来の技術】ＴＦＴ、例えばポリＳｉＴＦＴにおい
て、ゲート電界に誘起されるリークを低減する目的で、
ドレイン領域にイオン注入されないオフセット領域を形
成する技術が知られている。しかし、全くイオン注入を
行わないポリＳｉは高抵抗となり、かかる高抵抗のオフ
セット領域によってＴＦＴのＯＮ電流が大きく減少す
る。従って、これを緩和するため、低濃度不純物導入領
域を形成して、いわゆるＬＤＯ（Lightly Doped Offse
t）領域とする方法がある。
て、ゲート電界に誘起されるリークを低減する目的で、
ドレイン領域にイオン注入されないオフセット領域を形
成する技術が知られている。しかし、全くイオン注入を
行わないポリＳｉは高抵抗となり、かかる高抵抗のオフ
セット領域によってＴＦＴのＯＮ電流が大きく減少す
る。従って、これを緩和するため、低濃度不純物導入領
域を形成して、いわゆるＬＤＯ（Lightly Doped Offse
t）領域とする方法がある。
【０００３】図をもって上記従来技術について説明する
と、次のとおりである。ドレイン領域にオフセットをつ
け、電界緩和を行う構造は、基本的に図５に示すよう
に、例えばＰ+ 領域であるドレイン12のソース側の部分
を一部不純物を全く導入しない領域にして、オフセット
領域２ａとしたものである。しかし、このオフセット領
域２ａは高抵抗でＯＮ電流の減少をもたらすので、図６
に示すように、上記オフセット領域２ａに該当する部分
に低濃度の不純物（例えばＰ型の場合ボロン）を注入す
ることにより、即ちいわゆるＬＤＤ（Lightly Doped Dr
ain)構造にしてＬＤＯ構造とすることにより、上記問題
を解決するのである。
と、次のとおりである。ドレイン領域にオフセットをつ
け、電界緩和を行う構造は、基本的に図５に示すよう
に、例えばＰ+ 領域であるドレイン12のソース側の部分
を一部不純物を全く導入しない領域にして、オフセット
領域２ａとしたものである。しかし、このオフセット領
域２ａは高抵抗でＯＮ電流の減少をもたらすので、図６
に示すように、上記オフセット領域２ａに該当する部分
に低濃度の不純物（例えばＰ型の場合ボロン）を注入す
ることにより、即ちいわゆるＬＤＤ（Lightly Doped Dr
ain)構造にしてＬＤＯ構造とすることにより、上記問題
を解決するのである。
【０００４】
【発明が解決しようとする問題点】しかし、ＴＦＴにお
けるＬＤＯ構造の形成には、プロセス上の難点がある。
例えば、図５、図６に示すように不純物導入領域形成用
薄膜６（例えばポリＳｉ膜）の下部（基板がわ）にゲー
ト４が位置するいわゆるボトムゲート型のＴＦＴにあっ
ては、レジストマスクによってこのＬＤＯ領域２を形成
するため、リソグラフィーにおける合わせ精度の誤差が
生じて問題である。
けるＬＤＯ構造の形成には、プロセス上の難点がある。
例えば、図５、図６に示すように不純物導入領域形成用
薄膜６（例えばポリＳｉ膜）の下部（基板がわ）にゲー
ト４が位置するいわゆるボトムゲート型のＴＦＴにあっ
ては、レジストマスクによってこのＬＤＯ領域２を形成
するため、リソグラフィーにおける合わせ精度の誤差が
生じて問題である。
【０００５】例えばこのような誤差が生じた場合、ＬＤ
Ｏ領域２の不純物濃度が高いと、図７（ａ）に示すよう
にＬＤＯ領域２がゲート電極４とオーバーラップした
時、リーク電圧が増加し、ＬＤＯの不純物濃度が低い
と、図７（ｂ）に示すようにゲート電極４とＬＤＯ領域
２との間にオフセットが生じた場合、ＯＮ電流が低下す
る。
Ｏ領域２の不純物濃度が高いと、図７（ａ）に示すよう
にＬＤＯ領域２がゲート電極４とオーバーラップした
時、リーク電圧が増加し、ＬＤＯの不純物濃度が低い
と、図７（ｂ）に示すようにゲート電極４とＬＤＯ領域
２との間にオフセットが生じた場合、ＯＮ電流が低下す
る。
【０００６】更に上記誤差に加えて、通常はソース／ド
レイン領域形成のためのイオン注入においてもリソグラ
フィーでの合わせ誤差が生じるので、合わせ精度による
ずれをｘとすると、ＬＤＯ領域長は最大４ｘの範囲でば
らつくことになる。
レイン領域形成のためのイオン注入においてもリソグラ
フィーでの合わせ誤差が生じるので、合わせ精度による
ずれをｘとすると、ＬＤＯ領域長は最大４ｘの範囲でば
らつくことになる。
【０００７】また、上記従来方法では、ソース／ドレイ
ン領域形成と、ＬＤＯ領域形成との各工程で、２度のリ
ソグラフィー工程を必要とする。
ン領域形成と、ＬＤＯ領域形成との各工程で、２度のリ
ソグラフィー工程を必要とする。
【０００８】
【発明の目的】本発明は上述した従来技術の問題点を解
決して、ＬＤＯ領域の形成にばらつきがなく、セルファ
ラインでＬＤＯ領域を形成することも可能で、更にＬＤ
Ｏ形成のためのリソグラフィー工程を不要にできる低濃
度不純物導入領域を備えたＴＦＴの製造方法を提供しよ
うとするものである。
決して、ＬＤＯ領域の形成にばらつきがなく、セルファ
ラインでＬＤＯ領域を形成することも可能で、更にＬＤ
Ｏ形成のためのリソグラフィー工程を不要にできる低濃
度不純物導入領域を備えたＴＦＴの製造方法を提供しよ
うとするものである。
【０００９】また、ＬＤＯ領域を備えることの利点を有
効に生かしつつ、仮に合わせ誤差が生じてＬＤＯ領域の
形成位置にばらつきが生じたとしても、それによるＯＮ
電流のばらつきの問題を抑えることができる低濃度不純
物導入領域を備えたＴＦＴを提供しようとするものであ
る。
効に生かしつつ、仮に合わせ誤差が生じてＬＤＯ領域の
形成位置にばらつきが生じたとしても、それによるＯＮ
電流のばらつきの問題を抑えることができる低濃度不純
物導入領域を備えたＴＦＴを提供しようとするものであ
る。
【００１０】また、このようなＴＦＴを容易かつ良好に
得られるＴＦＴの製造方法を提供しようとするものであ
る。
得られるＴＦＴの製造方法を提供しようとするものであ
る。
【００１１】
【問題点を解決するための手段】本出願の請求項１の発
明は、高濃度不純物導入領域と、低濃度不純物導入領域
とを備える薄膜トランジスタの製造方法であって、高濃
度不純物導入領域をマスクを用いたイオン注入により形
成し、上記高濃度不純物導入領域形成に用いたマスクを
部分的に除去し、これをマスクにしてイオン注入により
低濃度不純物導入領域を形成することを特徴とする薄膜
トランジスタの製造方法であり、これにより上記目的を
達成するものである。
明は、高濃度不純物導入領域と、低濃度不純物導入領域
とを備える薄膜トランジスタの製造方法であって、高濃
度不純物導入領域をマスクを用いたイオン注入により形
成し、上記高濃度不純物導入領域形成に用いたマスクを
部分的に除去し、これをマスクにしてイオン注入により
低濃度不純物導入領域を形成することを特徴とする薄膜
トランジスタの製造方法であり、これにより上記目的を
達成するものである。
【００１２】本出願の請求項２の発明は、低濃度不純物
導入領域を形成するイオン注入が、斜めイオン注入であ
ることを特徴とする請求項１に記載の薄膜トランジスタ
の製造方法であり、これにより上記目的を達成するもの
である。
導入領域を形成するイオン注入が、斜めイオン注入であ
ることを特徴とする請求項１に記載の薄膜トランジスタ
の製造方法であり、これにより上記目的を達成するもの
である。
【００１３】本出願の請求項３の発明は、高濃度不純物
導入領域と、低濃度不純物導入領域とを備える薄膜トラ
ンジスタであって、上記低濃度不純物導入領域と高濃度
不純物導入領域との間には、該低濃度不純物導入領域よ
りも高濃度に不純物が導入されたオフセット部高濃度領
域が形成されていることを特徴とする薄膜トランジスタ
であり、これにより上記目的を達成するものである。
導入領域と、低濃度不純物導入領域とを備える薄膜トラ
ンジスタであって、上記低濃度不純物導入領域と高濃度
不純物導入領域との間には、該低濃度不純物導入領域よ
りも高濃度に不純物が導入されたオフセット部高濃度領
域が形成されていることを特徴とする薄膜トランジスタ
であり、これにより上記目的を達成するものである。
【００１４】本出願の請求項４の発明は、高濃度不純物
導入領域と、低濃度不純物導入領域と、該低濃度不純物
導入領域よりも高濃度に不純物が導入されたオフセット
部高濃度領域とを備える薄膜トランジスタの製造方法で
あって、オフセット部高濃度領域をマスクを用いたイオ
ン注入により形成し、上記オフセット部高濃度領域形成
に用いたマスクを部分的に除去し、これをマスクにして
イオン注入により低濃度不純物導入領域を形成し、その
後高濃度不純物導入領域を形成することを特徴とする薄
膜トランジスタの製造方法であり、これにより上記目的
を達成するものである。
導入領域と、低濃度不純物導入領域と、該低濃度不純物
導入領域よりも高濃度に不純物が導入されたオフセット
部高濃度領域とを備える薄膜トランジスタの製造方法で
あって、オフセット部高濃度領域をマスクを用いたイオ
ン注入により形成し、上記オフセット部高濃度領域形成
に用いたマスクを部分的に除去し、これをマスクにして
イオン注入により低濃度不純物導入領域を形成し、その
後高濃度不純物導入領域を形成することを特徴とする薄
膜トランジスタの製造方法であり、これにより上記目的
を達成するものである。
【００１５】
【作用】本出願の請求項１，２の発明に係るＴＦＴの製
造方法によれば、高濃度不純物導入領域を形成するのに
用いたマスクを部分的に除去し、即ち例えばそのマスク
をエッチングして全体を小さくして、該除去して形成し
たマスクを用いた低濃度不純物導入領域を形成するもの
である。従って、上記部分的に除去された部分に対応す
る場所に、低濃度で不純物がイオン注入される。よっ
て、そこが低濃度不純物拡散領域となる。
造方法によれば、高濃度不純物導入領域を形成するのに
用いたマスクを部分的に除去し、即ち例えばそのマスク
をエッチングして全体を小さくして、該除去して形成し
たマスクを用いた低濃度不純物導入領域を形成するもの
である。従って、上記部分的に除去された部分に対応す
る場所に、低濃度で不純物がイオン注入される。よっ
て、そこが低濃度不純物拡散領域となる。
【００１６】このように、高濃度不純物形成領域の内が
わ（当初のマスクの存在したがわ）に低濃度不純物導入
領域が形成されるので、高濃度不純物導入領域に対して
確定した位置で、セルファラインで低濃度不純物導入領
域が形成される。かつ、低濃度不純物導入領域形成のた
めに、特別にマスクを形成することを要さないので、そ
のためのリソグラフィーは不要である。
わ（当初のマスクの存在したがわ）に低濃度不純物導入
領域が形成されるので、高濃度不純物導入領域に対して
確定した位置で、セルファラインで低濃度不純物導入領
域が形成される。かつ、低濃度不純物導入領域形成のた
めに、特別にマスクを形成することを要さないので、そ
のためのリソグラフィーは不要である。
【００１７】これにより、位置ずれのない、ばらつきが
生じない低濃度不純物導入領域を、容易な工程で得るこ
とができ、よってＬＤＯ領域を有するＴＦＴを、信頼性
高く高品質で得ることができる。
生じない低濃度不純物導入領域を、容易な工程で得るこ
とができ、よってＬＤＯ領域を有するＴＦＴを、信頼性
高く高品質で得ることができる。
【００１８】本出願の請求項３の発明に係るＴＦＴによ
れば、低濃度不純物導入領域のドレイン電界緩和効果に
よってＯＦＦ電流を低減できるとともに、オフセット部
高濃度領域によってオフセット寄生抵抗を減少でき、Ｔ
ＦＴのＯＮ電流の低下を抑制でき、かつ、オフセット長
のばらつきに対するＴＦＴＯＮ電流のばらつきを抑える
ことができる。
れば、低濃度不純物導入領域のドレイン電界緩和効果に
よってＯＦＦ電流を低減できるとともに、オフセット部
高濃度領域によってオフセット寄生抵抗を減少でき、Ｔ
ＦＴのＯＮ電流の低下を抑制でき、かつ、オフセット長
のばらつきに対するＴＦＴＯＮ電流のばらつきを抑える
ことができる。
【００１９】本出願の請求項４の発明に係るＴＦＴの製
造方法によれば、容易な工程で上記請求項３の発明に係
るＴＦＴを得ることができる。即ち、低濃度不純物導入
領域と、オフセット部高濃度領域から成る二重構造を、
セルファラインで形成するので、リソグラフィー工程の
増加はない。
造方法によれば、容易な工程で上記請求項３の発明に係
るＴＦＴを得ることができる。即ち、低濃度不純物導入
領域と、オフセット部高濃度領域から成る二重構造を、
セルファラインで形成するので、リソグラフィー工程の
増加はない。
【００２０】
【実施例】以下図面を参照して、本発明の実施例につい
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定を受けるものではない。
【００２１】実施例１ この実施例は、請求項１の発明を、高度に微細化・集積
化されたＳＲＡＭに用いるＴＦＴの製造に利用したもの
である。
化されたＳＲＡＭに用いるＴＦＴの製造に利用したもの
である。
【００２２】図１に、本実施例のＴＦＴの製造方法の概
略を示す。本実施例においては、基板10上の不純物導入
領域形成用薄膜６であるここではポリＳｉ膜に、ソース
／ドレイン領域である高濃度不純物導入領域11，12と、
ＬＤＯ領域である低濃度不純物導入領域２とを形成して
薄膜トランジスタを得るに際して、高濃度不純物導入領
域11，12をマスク31を用いたイオン注入により形成し、
更に、このときに高濃度不純物導入領域11，12形成に用
いたマスク31をエッチング等の手段によって部分的に除
去することによって図に実線で示すマスク32を得、これ
をマスクにしてイオン注入により低濃度不純物導入領域
２を形成する。
略を示す。本実施例においては、基板10上の不純物導入
領域形成用薄膜６であるここではポリＳｉ膜に、ソース
／ドレイン領域である高濃度不純物導入領域11，12と、
ＬＤＯ領域である低濃度不純物導入領域２とを形成して
薄膜トランジスタを得るに際して、高濃度不純物導入領
域11，12をマスク31を用いたイオン注入により形成し、
更に、このときに高濃度不純物導入領域11，12形成に用
いたマスク31をエッチング等の手段によって部分的に除
去することによって図に実線で示すマスク32を得、これ
をマスクにしてイオン注入により低濃度不純物導入領域
２を形成する。
【００２３】図１に示すように、本実施例により形成さ
れるＴＦＴは、不純物導入領域形成用薄膜６（ポリＳ
ｉ）の下にゲート４が位置するボトムゲート型のもので
ある。かつ、低濃度不純物導入領域２を形成して、これ
をＬＤＯ領域としたものである。低濃度不純物導入領域
２は、ソース／ドレイン領域である高濃度不純物導入領
域11，12より低ドーズ量でイオン注入を行うことにより
形成される。
れるＴＦＴは、不純物導入領域形成用薄膜６（ポリＳ
ｉ）の下にゲート４が位置するボトムゲート型のもので
ある。かつ、低濃度不純物導入領域２を形成して、これ
をＬＤＯ領域としたものである。低濃度不純物導入領域
２は、ソース／ドレイン領域である高濃度不純物導入領
域11，12より低ドーズ量でイオン注入を行うことにより
形成される。
【００２４】更に詳しくは、本実施例では以下の（ａ）
〜（ｉ）の工程で、ＴＦＴを形成する。図２の（ａ）〜
（ｈ）の図示は、工程（ａ）〜（ｈ）に、それぞれ対応
している。
〜（ｉ）の工程で、ＴＦＴを形成する。図２の（ａ）〜
（ｈ）の図示は、工程（ａ）〜（ｈ）に、それぞれ対応
している。
【００２５】（ａ）ゲート形成 ポリＳｉをＣＶＤ法によって堆積し（〜５０ｎｍ）、イ
オン注入を行う。ここではＢＦ2 を２０ｋｅＶで、１×
１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し
た。リソグラフィーにより該ポリＳｉをパターニング
し、ゲート電極４を形成する。これにより図２（ａ）の
構造を得る。
オン注入を行う。ここではＢＦ2 を２０ｋｅＶで、１×
１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でイオン注入し
た。リソグラフィーにより該ポリＳｉをパターニング
し、ゲート電極４を形成する。これにより図２（ａ）の
構造を得る。
【００２６】（ｂ）ゲート酸化膜形成 ＣＶＤ法によりＳｉＯ2 を堆積し（〜３５ｎｍ）、ゲー
ト酸化膜５を形成する。これにより図２（ｂ）の構造を
得る。
ト酸化膜５を形成する。これにより図２（ｂ）の構造を
得る。
【００２７】（ｃ）チャネルポリＳｉ形成 減圧ＣＶＤ法により、基板温度５５０℃程度でａ−Ｓｉ
（アモルファスシリコン）膜を堆積する（〜１０ｎ
ｍ）。Ｎ2 中で長時間アニール（６００℃、１０時間程
度）を行い、固相成長によって大粒径のポリＳｉ膜を形
成するリソグラフィーによりパターニングを行う。これ
により図２（ｃ）に示すように、不純物導入領域形成用
薄膜６（チャネル形成用ポリＳｉ薄膜）を形成した構造
を得る。
（アモルファスシリコン）膜を堆積する（〜１０ｎ
ｍ）。Ｎ2 中で長時間アニール（６００℃、１０時間程
度）を行い、固相成長によって大粒径のポリＳｉ膜を形
成するリソグラフィーによりパターニングを行う。これ
により図２（ｃ）に示すように、不純物導入領域形成用
薄膜６（チャネル形成用ポリＳｉ薄膜）を形成した構造
を得る。
【００２８】（ｄ）レジストパターン形成によるマスク
形成 レジスト膜をコートした後（１μｍ程度）、リソグラフ
ィーによりパターニングを行い、レジストマスク31を形
成して、チャネル形成領域及びオフセット形成領域部分
をマスクして、図１（ｄ）の構造とする。（チャネル長
１μｍ、オフセット長０．４μｍ程度とする）。
形成 レジスト膜をコートした後（１μｍ程度）、リソグラフ
ィーによりパターニングを行い、レジストマスク31を形
成して、チャネル形成領域及びオフセット形成領域部分
をマスクして、図１（ｄ）の構造とする。（チャネル長
１μｍ、オフセット長０．４μｍ程度とする）。
【００２９】（ｅ）高濃度不純物導入領域（ソース／ド
レイン）形成 上記（ｄ）で形成したマスク31を用いて、イオン注入に
より（ここでＢＦ2 を用い、１０ｋｅＶで、０．５〜１
×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で打ち込みを行
った）、高濃度不純物導入領域11，12を形成し、これを
ソース／ドレイン領域とする。これにより図１（ｅ）の
構造を得る。
レイン）形成 上記（ｄ）で形成したマスク31を用いて、イオン注入に
より（ここでＢＦ2 を用い、１０ｋｅＶで、０．５〜１
×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で打ち込みを行
った）、高濃度不純物導入領域11，12を形成し、これを
ソース／ドレイン領域とする。これにより図１（ｅ）の
構造を得る。
【００３０】（ｆ）レジストエッチングによるマスクの
部分除去 次に本実施例では、レジストエッチングにより上記マス
ク31を部分除去して、これより小さいマスク32を形成す
るが、ここでは、Ｏ2 プラズマにより、（ｄ）で形成し
たレジストマスク31を等方的にエッチングする。エッチ
ング量は０．４μｍ程度とする。これにより図２（ｆ）
に示すマスク32を形成した。
部分除去 次に本実施例では、レジストエッチングにより上記マス
ク31を部分除去して、これより小さいマスク32を形成す
るが、ここでは、Ｏ2 プラズマにより、（ｄ）で形成し
たレジストマスク31を等方的にエッチングする。エッチ
ング量は０．４μｍ程度とする。これにより図２（ｆ）
に示すマスク32を形成した。
【００３１】（ｇ）低濃度不純物導入領域形成（ＬＤＯ
イオン注入） ここでは、前記（ｅ）の高濃度不純物導入領域形成用イ
オン注入により低ドーズ量のイオン注入により（具体的
にはＢＦ2 を用い、１０ｋｅＶで、１〜３×１０13ａｔ
ｏｍｓ／ｃｍ2 ）、低濃度不純物導入領域２を形成し
て、ＬＤＯ領域とする。これにより図２（ｇ）の構造を
得る。
イオン注入） ここでは、前記（ｅ）の高濃度不純物導入領域形成用イ
オン注入により低ドーズ量のイオン注入により（具体的
にはＢＦ2 を用い、１０ｋｅＶで、１〜３×１０13ａｔ
ｏｍｓ／ｃｍ2 ）、低濃度不純物導入領域２を形成し
て、ＬＤＯ領域とする。これにより図２（ｇ）の構造を
得る。
【００３２】（ｈ）レジスト剥離 アッシッグ、薬液処理により、マスク32として用いたレ
ジストを剥離して、図２（ｈ）の構造とする。
ジストを剥離して、図２（ｈ）の構造とする。
【００３３】（ｉ）アニール アニールにより、不純物の活性化を行う。例えば、ＲＴ
Ａ（ラピッド・サーマル・アニール）法で、１１００
℃、１０秒のアニールを行う。
Ａ（ラピッド・サーマル・アニール）法で、１１００
℃、１０秒のアニールを行う。
【００３４】本実施例によれば、低濃度不純物領域２で
は、高濃度不純物導入領域11，12を形成したマスク31を
そのまま縮小した形のマスク32を用いるので、高濃度不
純物導入領域11，12に対してその位置が自己整合的に精
度良く定まり、セルファラインで形成される。かつ、マ
スク31をそのまま利用して形成したマスク32を用いるの
で、低濃度不純物導入領域２形成のために特にリソグラ
フィーは要さない。この結果、従来技術の問題点を解決
して、ＬＤＯ構造を形成できる。
は、高濃度不純物導入領域11，12を形成したマスク31を
そのまま縮小した形のマスク32を用いるので、高濃度不
純物導入領域11，12に対してその位置が自己整合的に精
度良く定まり、セルファラインで形成される。かつ、マ
スク31をそのまま利用して形成したマスク32を用いるの
で、低濃度不純物導入領域２形成のために特にリソグラ
フィーは要さない。この結果、従来技術の問題点を解決
して、ＬＤＯ構造を形成できる。
【００３５】実施例２ 本実施例は、実施例１の変形例である。この例では、実
施例１の（ｄ）工程において、ソース側にオーバーラッ
プしないように図３に示すように、予め０．２μｍ程度
のオフセット13を設けるものである。レジスト工程にお
いて、この構造を得るようにマスク31を形成すればよ
い。
施例１の（ｄ）工程において、ソース側にオーバーラッ
プしないように図３に示すように、予め０．２μｍ程度
のオフセット13を設けるものである。レジスト工程にお
いて、この構造を得るようにマスク31を形成すればよ
い。
【００３６】実施例３ 本実施例では、請求項２の発明を適用して、低濃度不純
物導入領域２の形成を斜めイオン注入で行う。即ち、実
施例１の（ｇ）工程を、図４に示すように、ドレイン12
がわにイオン注入がマスク32下まで及ぶような角度でイ
オン注入して、ＬＤＯ領域を形成した。イオン注入を大
傾角のイオン注入で行うことにより、マスク31を部分除
去して（後退させて）、マスク32を形成する際の除去
（エッチング等）を大きくしないで、かつ、ＬＤＯ領域
を長くとるようにすることができる。また、ソース11が
わのイオン注入を少なくできる。
物導入領域２の形成を斜めイオン注入で行う。即ち、実
施例１の（ｇ）工程を、図４に示すように、ドレイン12
がわにイオン注入がマスク32下まで及ぶような角度でイ
オン注入して、ＬＤＯ領域を形成した。イオン注入を大
傾角のイオン注入で行うことにより、マスク31を部分除
去して（後退させて）、マスク32を形成する際の除去
（エッチング等）を大きくしないで、かつ、ＬＤＯ領域
を長くとるようにすることができる。また、ソース11が
わのイオン注入を少なくできる。
【００３７】実施例４ この実施例は、請求項３の発明を、高度に微細化・集積
化されたＳＲＡＭに用いるＴＦＴに利用し、請求項４の
発明を、その製造に利用したものである。
化されたＳＲＡＭに用いるＴＦＴに利用し、請求項４の
発明を、その製造に利用したものである。
【００３８】図８に、本実施例のＴＦＴの概略を示す。
本実施例のＴＦＴは、高濃度不純物導入領域12と、低濃
度不純物導入領域２（ＬＤＯ領域）とを備える薄膜トラ
ンジスタであって、上記低濃度不純物導入領域２と高濃
度不純物導入領域12との間には、該低濃度不純物導入領
域２よりも高濃度に不純物が導入されたオフセット部高
濃度領域21が形成されている。
本実施例のＴＦＴは、高濃度不純物導入領域12と、低濃
度不純物導入領域２（ＬＤＯ領域）とを備える薄膜トラ
ンジスタであって、上記低濃度不純物導入領域２と高濃
度不純物導入領域12との間には、該低濃度不純物導入領
域２よりも高濃度に不純物が導入されたオフセット部高
濃度領域21が形成されている。
【００３９】本実施例のＴＦＴは、特に、ボトムゲート
型ＴＦＴにおいて、上記のように低濃度不純物導入領域
２とオフセット部高濃度領域21との二重構造でオフセッ
ト領域を構成することにより、ドレインオフセットの寄
生抵抗によるＯＮ電流の低下、オフセット長のばらつき
によるＯＮ電流のばらつき、リーク電流の増加という問
題を解決している。
型ＴＦＴにおいて、上記のように低濃度不純物導入領域
２とオフセット部高濃度領域21との二重構造でオフセッ
ト領域を構成することにより、ドレインオフセットの寄
生抵抗によるＯＮ電流の低下、オフセット長のばらつき
によるＯＮ電流のばらつき、リーク電流の増加という問
題を解決している。
【００４０】本実施例のＴＦＴは、更に詳しくは、図８
に示すように、ゲート４からの電界を緩和する低濃度不
純物導入領域２、オフセットの寄生抵抗を低減するオフ
セット高濃度領域21を備えており、また、低濃度不純物
導入領域２は、リソグラフィーの合わせ精度分、ゲート
電極４とオーバーラップするように形成している。
に示すように、ゲート４からの電界を緩和する低濃度不
純物導入領域２、オフセットの寄生抵抗を低減するオフ
セット高濃度領域21を備えており、また、低濃度不純物
導入領域２は、リソグラフィーの合わせ精度分、ゲート
電極４とオーバーラップするように形成している。
【００４１】次に図９（ａ）〜（ｇ）を参照して、本実
施例のＴＦＴの製造工程について説明する。
施例のＴＦＴの製造工程について説明する。
【００４２】（ａ）ゲート電極形成、ゲート酸化膜形成 ＳｉＯ2 などの基板10上に、ゲート形成用としてポリＳ
ｉをＣＶＤ法によって堆積し（〜５０ｎｍ）、これにイ
オン注入を行う（ＢＦ2 、２０ｋｅＶ、１Ｅ１５／ｃｍ
2 程度）。リソグラフィーによりパターニングを行い、
ゲート電極４を形成する。更にＣＶＤ法によりＳｉＯ2
を堆積し（〜３５ｎｍ）ゲート酸化膜５を形成する。こ
れにより図９（ａ）の構造とする。
ｉをＣＶＤ法によって堆積し（〜５０ｎｍ）、これにイ
オン注入を行う（ＢＦ2 、２０ｋｅＶ、１Ｅ１５／ｃｍ
2 程度）。リソグラフィーによりパターニングを行い、
ゲート電極４を形成する。更にＣＶＤ法によりＳｉＯ2
を堆積し（〜３５ｎｍ）ゲート酸化膜５を形成する。こ
れにより図９（ａ）の構造とする。
【００４３】（ｂ）チャネルポリＳｉ形成 減圧ＣＶＤ法により、基板温度５５０℃程度でａ−Ｓｉ
を堆積する（〜１０ｎｍ）。Ｎ2 中で長時間アニール
（６００℃、１０時間程度）を行い、固相成長によっ
て、大粒径のポリＳｉ膜を形成する。リソグラフィーに
より、パターニングを行い、チャネルポリＳｉを形成す
る。これを不純物導入領域形成用薄膜６とする。これに
より図９（ｂ）の構造とする。
を堆積する（〜１０ｎｍ）。Ｎ2 中で長時間アニール
（６００℃、１０時間程度）を行い、固相成長によっ
て、大粒径のポリＳｉ膜を形成する。リソグラフィーに
より、パターニングを行い、チャネルポリＳｉを形成す
る。これを不純物導入領域形成用薄膜６とする。これに
より図９（ｂ）の構造とする。
【００４４】（ｃ）レジストパターン形成、オフセット
部高濃度領域形成 レジスト膜をコートした後（〜１μｍ）、リソグラフィ
ーによりパターニングを行い、チャネル領域及びオフセ
ット部低濃度領域をレジストマスク33でおおう（図９
（ｃ））。この時ドレイン側12ａは、ゲート電極４の端
からリソグラフィーの合わせ精度ｘ（例えば０．１５μ
ｍ程度）離す。また、ソース側11ａはゲート電極から３
ｘ以上（例えば０．４５μｍ程度）離す。次にイオン注
入（ＢＦ2 、１０ｋｅＶ、３〜５Ｅ１５／ｃｍ2 ）によ
り、オフセット部高濃度領域21を形成する。これにより
図９（ｃ）の構造とする。
部高濃度領域形成 レジスト膜をコートした後（〜１μｍ）、リソグラフィ
ーによりパターニングを行い、チャネル領域及びオフセ
ット部低濃度領域をレジストマスク33でおおう（図９
（ｃ））。この時ドレイン側12ａは、ゲート電極４の端
からリソグラフィーの合わせ精度ｘ（例えば０．１５μ
ｍ程度）離す。また、ソース側11ａはゲート電極から３
ｘ以上（例えば０．４５μｍ程度）離す。次にイオン注
入（ＢＦ2 、１０ｋｅＶ、３〜５Ｅ１５／ｃｍ2 ）によ
り、オフセット部高濃度領域21を形成する。これにより
図９（ｃ）の構造とする。
【００４５】（ｄ）レジストエッチング Ｏ2 プラズマにより上記（ｃ）で形成したレジストマス
ク33を等方的にエッチングする。レジストマスクは、図
９（ｄ）に33′で示すように等方的に小さくなる。この
時、ドレイン側12ａは、ゲート電極４端からリソグラフ
ィーの合わせ精度ｘオーバーラップする（例えば０．１
５μｍ程度）。エッチング量は例えば０．３μｍ程度と
する。これにより図９（ｄ）の構造とする。
ク33を等方的にエッチングする。レジストマスクは、図
９（ｄ）に33′で示すように等方的に小さくなる。この
時、ドレイン側12ａは、ゲート電極４端からリソグラフ
ィーの合わせ精度ｘオーバーラップする（例えば０．１
５μｍ程度）。エッチング量は例えば０．３μｍ程度と
する。これにより図９（ｄ）の構造とする。
【００４６】（ｅ）オフセット部低濃度領域形成 イオン注入（ＢＦ2 、１０ｋｅＶ、１〜１０Ｅ１２／ｃ
ｍ2 ）により、低濃度不純物導入領域２を形成して、こ
れをオフセット部低濃度領域とする。これにより図９
（ｅ）の構造とする。その後、アッシング、薬液処理等
によりレジストマスク33′を剥離する。
ｍ2 ）により、低濃度不純物導入領域２を形成して、こ
れをオフセット部低濃度領域とする。これにより図９
（ｅ）の構造とする。その後、アッシング、薬液処理等
によりレジストマスク33′を剥離する。
【００４７】（ｆ）ソース／ドレイン形成 レジスト膜をコートした後（〜１μｍ）、リソグラフィ
ーによりパターニングを行い、チャネル領域及びオフセ
ット部をレジストマスク34でおおう（例えばオフセット
部０．５μｍ長でおおう）。イオン注入（ＢＦ2 、１０
ｋｅＶ、７〜１０Ｅ１４／ｃｍ2 ）により、高濃度不純
物導入領域11，12であるソース／ドレイン領域を形成す
る。これにより図９（ｆ）の構造とする。その後、アッ
シング、薬液処理等によりレジストマスク34を剥離す
る。
ーによりパターニングを行い、チャネル領域及びオフセ
ット部をレジストマスク34でおおう（例えばオフセット
部０．５μｍ長でおおう）。イオン注入（ＢＦ2 、１０
ｋｅＶ、７〜１０Ｅ１４／ｃｍ2 ）により、高濃度不純
物導入領域11，12であるソース／ドレイン領域を形成す
る。これにより図９（ｆ）の構造とする。その後、アッ
シング、薬液処理等によりレジストマスク34を剥離す
る。
【００４８】（ｇ）アニール アニールにより、不純物の活性化を行う（例えばＲＴ
Ａ、１１００℃、１０秒）。これにより図１（ｇ）に示
す本実施例のＴＦＴが得られる。
Ａ、１１００℃、１０秒）。これにより図１（ｇ）に示
す本実施例のＴＦＴが得られる。
【００４９】本実施例のＴＦＴによれば、オフセット部
寄生抵抗によるＯＮ電流低下を抑制でき、またオフセッ
ト長のばらつきに対するＴＦＴＯＮ電流のばらつきを抑
えられ、更にドレイン電界緩和によってＯＦＦ電流が低
減できるという効果を得ることができる。
寄生抵抗によるＯＮ電流低下を抑制でき、またオフセッ
ト長のばらつきに対するＴＦＴＯＮ電流のばらつきを抑
えられ、更にドレイン電界緩和によってＯＦＦ電流が低
減できるという効果を得ることができる。
【００５０】なお、オフセット部高濃度領域を形成せず
に、単に高濃度のソース／ドレイン領域としても同様と
考えられるかも知れないが、図10のオフセット長とＯＦ
Ｆ電流との関係のグラフに示すように、例えば、ＯＦＦ
電流を１ｐＡ以下とする場合は、オフセット長が０．４
μｍ以上必要となる。従って、オフセット部の不純物濃
度はソース／ドレイン不純物濃度より低くしなくてはな
らず、寄生抵抗低減の目的を考慮すると、オフセット部
低濃度不純物領域＜オフセット部高不純物濃度領域＜Ｓ
／Ｄ領域となるオフセット部高濃度領域は必要である。
に、単に高濃度のソース／ドレイン領域としても同様と
考えられるかも知れないが、図10のオフセット長とＯＦ
Ｆ電流との関係のグラフに示すように、例えば、ＯＦＦ
電流を１ｐＡ以下とする場合は、オフセット長が０．４
μｍ以上必要となる。従って、オフセット部の不純物濃
度はソース／ドレイン不純物濃度より低くしなくてはな
らず、寄生抵抗低減の目的を考慮すると、オフセット部
低濃度不純物領域＜オフセット部高不純物濃度領域＜Ｓ
／Ｄ領域となるオフセット部高濃度領域は必要である。
【００５１】
【発明の効果】上述の如く、本出願の発明によれば、低
濃度不純物導入領域を備えたＴＦＴの製造の際、該領域
の形成位置にばらつきを小さくでき、セルファラインで
該領域を形成することも可能で、更に該領域形成のため
のリソグラフィー工程を不要にでき、よってＬＤＯ領域
を形成する場合もこれを容易に適正に、かつばらつきも
なく信頼性良好に形成できるという効果を有する。
濃度不純物導入領域を備えたＴＦＴの製造の際、該領域
の形成位置にばらつきを小さくでき、セルファラインで
該領域を形成することも可能で、更に該領域形成のため
のリソグラフィー工程を不要にでき、よってＬＤＯ領域
を形成する場合もこれを容易に適正に、かつばらつきも
なく信頼性良好に形成できるという効果を有する。
【００５２】また、本出願の他の発明によれば、ＬＤＯ
領域を備えることの利点を有効に生かしつつ、仮に合わ
せ誤差が生じてＬＤＯ領域の形成位置にばらつきが生じ
たとしても、それによるＯＮ電流のばらつきの問題を抑
えることができる低濃度不純物導入領域を備えたＴＦＴ
を提供することができる。
領域を備えることの利点を有効に生かしつつ、仮に合わ
せ誤差が生じてＬＤＯ領域の形成位置にばらつきが生じ
たとしても、それによるＯＮ電流のばらつきの問題を抑
えることができる低濃度不純物導入領域を備えたＴＦＴ
を提供することができる。
【００５３】更に、このようなＴＦＴを容易かつ良好に
得られるＴＦＴの製造方法を提供することができる。
得られるＴＦＴの製造方法を提供することができる。
【図１】実施例１の構成の説明図である。
【図２】実施例１の工程を順に断面図で示すものであ
る。
る。
【図３】実施例２のソースがわオフセット構造を示す拡
大断面図である。
大断面図である。
【図４】実施例３の斜めイオン注入を示す断面図であ
る。
る。
【図５】ＴＦＴのＬＤＯ構造の説明図である。
【図６】ＴＦＴのオフセット構造の説明図である。
【図７】従来技術の問題点を示す図である。
【図８】実施例４の構成を示す図である。
【図９】実施例４の工程を順に断面図で示すものであ
る。
る。
【図10】実施例４の作用を説明するための図である。
11 高濃度不純物導入領域（ソース） 12 高濃度不純物導入領域（ドレイン） ２ 低濃度不純物導入領域（ＬＤＯ） 31 マスク（高濃度不純物導入領域形成用マスク） 32 マスク（低濃度不純物導入領域形成用マスクであ
って、マスク31を部分除去して形成したもの） ４ ゲート ５ ゲート酸化膜 ６ 不純物導入領域形成用薄膜（チャネルポリＳｉ） 10 基板 21 オフセット部高濃度領域 33 マスク（オフセット部高濃度領域形成用マスク） 33′ マスク（低濃度不純物導入領域形成用マスクであ
って、マスク33を部分除去して形成したもの）
って、マスク31を部分除去して形成したもの） ４ ゲート ５ ゲート酸化膜 ６ 不純物導入領域形成用薄膜（チャネルポリＳｉ） 10 基板 21 オフセット部高濃度領域 33 マスク（オフセット部高濃度領域形成用マスク） 33′ マスク（低濃度不純物導入領域形成用マスクであ
って、マスク33を部分除去して形成したもの）
Claims (4)
- 【請求項１】高濃度不純物導入領域と、低濃度不純物導
入領域とを備える薄膜トランジスタの製造方法であっ
て、 高濃度不純物導入領域をマスクを用いたイオン注入によ
り形成し、 上記高濃度不純物導入領域形成に用いたマスクを部分的
に除去し、 これをマスクにしてイオン注入により低濃度不純物導入
領域を形成することを特徴とする薄膜トランジスタの製
造方法。 - 【請求項２】低濃度不純物導入領域を形成するイオン注
入が、斜めイオン注入であることを特徴とする請求項１
に記載の薄膜トランジスタの製造方法。 - 【請求項３】高濃度不純物導入領域と、低濃度不純物導
入領域とを備える薄膜トランジスタであって、 上記低濃度不純物導入領域と高濃度不純物導入領域との
間には、該低濃度不純物導入領域よりも高濃度に不純物
が導入されたオフセット部高濃度領域が形成されている
ことを特徴とする薄膜トランジスタ。 - 【請求項４】高濃度不純物導入領域と、低濃度不純物導
入領域と、該低濃度不純物導入領域よりも高濃度に不純
物が導入されたオフセット部高濃度領域とを備える薄膜
トランジスタの製造方法であって、 オフセット部高濃度領域をマスクを用いたイオン注入に
より形成し、 上記オフセット部高濃度領域形成に用いたマスクを部分
的に除去し、 これをマスクにしてイオン注入により低濃度不純物導入
領域を形成し、 その後高濃度不純物導入領域を形成することを特徴とす
る薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-40123 | 1992-01-30 | ||
| JP4012392 | 1992-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275447A true JPH05275447A (ja) | 1993-10-22 |
| JP3146636B2 JP3146636B2 (ja) | 2001-03-19 |
Family
ID=12572049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16027192A Expired - Fee Related JP3146636B2 (ja) | 1992-01-30 | 1992-05-27 | 低濃度不純物導入領域を備える薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146636B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303424A (ja) * | 2005-04-19 | 2006-11-02 | Lg Phillips Lcd Co Ltd | 液晶表示装置の薄膜トランジスタの製造方法 |
| JP2012253330A (ja) * | 2011-05-12 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1992
- 1992-05-27 JP JP16027192A patent/JP3146636B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303424A (ja) * | 2005-04-19 | 2006-11-02 | Lg Phillips Lcd Co Ltd | 液晶表示装置の薄膜トランジスタの製造方法 |
| JP2012253330A (ja) * | 2011-05-12 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9530852B2 (en) | 2011-05-12 | 2016-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3146636B2 (ja) | 2001-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |