JPH0113230B2 - - Google Patents
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- JPH0113230B2 JPH0113230B2 JP55160230A JP16023080A JPH0113230B2 JP H0113230 B2 JPH0113230 B2 JP H0113230B2 JP 55160230 A JP55160230 A JP 55160230A JP 16023080 A JP16023080 A JP 16023080A JP H0113230 B2 JPH0113230 B2 JP H0113230B2
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- Japan
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- effect transistor
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に相
補型MOSトランジスタおよび２重ゲートMOSト
ランジスタを同一チツプ上に構成する集積回路の
製造に用いて好適な半導体装置の製造方法に関す
る。
補型MOSトランジスタおよび２重ゲートMOSト
ランジスタを同一チツプ上に構成する集積回路の
製造に用いて好適な半導体装置の製造方法に関す
る。
現在、ＰチヤンネルMOS形トランジスタと、
ＮチヤンネルMOS形トランジスタとよりなる相
補形トランジスタ（CMOS）ICは、低消費電力
であること、さらにノイズマージンが大きいとい
う利点から、EPROM・IC（コントロールゲート
およびフローテイングゲートを有する二重ゲート
MOSトランジスタ；SAMOS構造）の周辺回路
として用いることは大変重要である。
ＮチヤンネルMOS形トランジスタとよりなる相
補形トランジスタ（CMOS）ICは、低消費電力
であること、さらにノイズマージンが大きいとい
う利点から、EPROM・IC（コントロールゲート
およびフローテイングゲートを有する二重ゲート
MOSトランジスタ；SAMOS構造）の周辺回路
として用いることは大変重要である。
しかし、CMOS／EPROMからなる製造工程
は、CMOS・ICがＰチヤンネルMOS形トランジ
スタと、Ｎチヤンネルトランジスタより構成され
ることに加えてEPROMの工程が入ることから、
MOS形ICの中で最も複雑なものとなつている。
特に、CMOS・ICのＰチヤンネルトランジスタ
およびCMOS・ICのＮチヤンネルトランジスタ、
EPROMのＮチヤンネルトランジスタのソース・
ドレイン領域を写真蝕刻PEP工程を用いてエツ
チングあるいは不純物拡散しなければならず、予
期しないマスクレジストのピンホールあるいはマ
スク合せ誤差の頻出する確率が高くなり、
CMOS／EPROMの複合構造の製造上その特性を
劣化せしめ、製品の歩留りを低下させる要因とな
つている。
は、CMOS・ICがＰチヤンネルMOS形トランジ
スタと、Ｎチヤンネルトランジスタより構成され
ることに加えてEPROMの工程が入ることから、
MOS形ICの中で最も複雑なものとなつている。
特に、CMOS・ICのＰチヤンネルトランジスタ
およびCMOS・ICのＮチヤンネルトランジスタ、
EPROMのＮチヤンネルトランジスタのソース・
ドレイン領域を写真蝕刻PEP工程を用いてエツ
チングあるいは不純物拡散しなければならず、予
期しないマスクレジストのピンホールあるいはマ
スク合せ誤差の頻出する確率が高くなり、
CMOS／EPROMの複合構造の製造上その特性を
劣化せしめ、製品の歩留りを低下させる要因とな
つている。
以下、第１図Ａ〜Ｅを参照して従来の製造方法
を説明する。一方導電型半導体基板、たとえばＰ
形シリコン基板１に３つの電界効果トランジス
タ、たとえばCMOSトランジスタ２および
SAMOSトランジスタ３を同一チツプ上に形成す
る製法を説明する。基板１のCMOSトランジス
タ２形成領域のＰチヤンネルMOS形トランジス
タ領域４にｎ型のウエル領域５を形成する。その
後、基板１の表面にフイールド酸化膜６を成長さ
せ、この各酸化膜６間の基板１の表面に薄く、た
とえば厚さ700Å〜1000Åのゲート用酸化膜７を
形成する。次に、酸化膜６，７上に不純物含有
層、たとえば厚さ3500〜4500Åの多結晶シリコン
膜８を形成する。なおこの膜８には、ｎ形不純物
として例えば「リン」が通常の拡散法によりドー
プされている。また、多結晶シリコンの代わりに
モリブデンシリサイドあるいはタングステンシリ
サイドを使用してもよい。
を説明する。一方導電型半導体基板、たとえばＰ
形シリコン基板１に３つの電界効果トランジス
タ、たとえばCMOSトランジスタ２および
SAMOSトランジスタ３を同一チツプ上に形成す
る製法を説明する。基板１のCMOSトランジス
タ２形成領域のＰチヤンネルMOS形トランジス
タ領域４にｎ型のウエル領域５を形成する。その
後、基板１の表面にフイールド酸化膜６を成長さ
せ、この各酸化膜６間の基板１の表面に薄く、た
とえば厚さ700Å〜1000Åのゲート用酸化膜７を
形成する。次に、酸化膜６，７上に不純物含有
層、たとえば厚さ3500〜4500Åの多結晶シリコン
膜８を形成する。なおこの膜８には、ｎ形不純物
として例えば「リン」が通常の拡散法によりドー
プされている。また、多結晶シリコンの代わりに
モリブデンシリサイドあるいはタングステンシリ
サイドを使用してもよい。
その後、多結晶シリコン層８上に厚さ約700〜
1500Åの酸化膜９を成長させ、さらにこの酸化膜
９上に不純物含有層、たとえば3500〜4500Åの多
結晶シリコン膜１０を形成する。この場合にも多
結晶シリコンの代わりにモリブデンシリサイド、
タングステンシリサイドを上記同様に用いてもよ
い。次に、この多結晶シリコン膜１０上にも厚さ
約500〜1000Åの酸化膜１１を形成する。次に、
ホトリソグラフイー技術により、SAMOSトラン
ジスタ領域３の２重ゲート形成予定領域にレジス
トマスク１２を第１図Ａのように形成する。そし
て、このマスク１２を用いて酸化膜９まで選択エ
ツチングすることにより、マスク１２の下に酸化
膜９、多結晶シリコン膜１０および酸化膜１１の
三層からなるSAMOSトランジスタのコントロー
ルゲート構造を第１１図Ｂのようにパターン形成
する。さらに、CMOSトランジスタ形成領域２
のＰチヤンネル、ｎチヤンネルの各ゲート部にレ
ジストマスク１３，１４を第１図Ｂ図のように形
成する。このマスク１３，１４および上記パター
ン形成された酸化膜１１をマスクとして多結晶シ
リコン膜８を選択エツチングし、さらにマスク１
３，１４を除去した後に、ＰチヤンネルMOSト
ランジスタ形成領域の表面にレジストマスク１５
を形成し、その後、基板１内表面のｎチヤンネル
MOSトランジスタのソース・ドレイン領域１６，
１７，１８，１９にたとえばAsをイオン注入法
で注入して、各ソース・ドレインを第１図Ｃのよ
うに形成する。そして、レジストマスク１５を選
択的にエツチング除去したのち、ｎチヤンネル
MOSトランジスタ形成領域の表面にレジストマ
スク２０を形成して、ＰチヤンネルMOSトラン
ジスタ形成領域のソース・ドレイン領域に不純
物、たとえばホウ素イオン注入して第１図Ｅのよ
うにソース・ドレイン２１，２２を形成し、この
後レジストマスク２０を除去して、CMOS―
SAMOS複合構造のICを製造していた。
1500Åの酸化膜９を成長させ、さらにこの酸化膜
９上に不純物含有層、たとえば3500〜4500Åの多
結晶シリコン膜１０を形成する。この場合にも多
結晶シリコンの代わりにモリブデンシリサイド、
タングステンシリサイドを上記同様に用いてもよ
い。次に、この多結晶シリコン膜１０上にも厚さ
約500〜1000Åの酸化膜１１を形成する。次に、
ホトリソグラフイー技術により、SAMOSトラン
ジスタ領域３の２重ゲート形成予定領域にレジス
トマスク１２を第１図Ａのように形成する。そし
て、このマスク１２を用いて酸化膜９まで選択エ
ツチングすることにより、マスク１２の下に酸化
膜９、多結晶シリコン膜１０および酸化膜１１の
三層からなるSAMOSトランジスタのコントロー
ルゲート構造を第１１図Ｂのようにパターン形成
する。さらに、CMOSトランジスタ形成領域２
のＰチヤンネル、ｎチヤンネルの各ゲート部にレ
ジストマスク１３，１４を第１図Ｂ図のように形
成する。このマスク１３，１４および上記パター
ン形成された酸化膜１１をマスクとして多結晶シ
リコン膜８を選択エツチングし、さらにマスク１
３，１４を除去した後に、ＰチヤンネルMOSト
ランジスタ形成領域の表面にレジストマスク１５
を形成し、その後、基板１内表面のｎチヤンネル
MOSトランジスタのソース・ドレイン領域１６，
１７，１８，１９にたとえばAsをイオン注入法
で注入して、各ソース・ドレインを第１図Ｃのよ
うに形成する。そして、レジストマスク１５を選
択的にエツチング除去したのち、ｎチヤンネル
MOSトランジスタ形成領域の表面にレジストマ
スク２０を形成して、ＰチヤンネルMOSトラン
ジスタ形成領域のソース・ドレイン領域に不純
物、たとえばホウ素イオン注入して第１図Ｅのよ
うにソース・ドレイン２１，２２を形成し、この
後レジストマスク２０を除去して、CMOS―
SAMOS複合構造のICを製造していた。
しかしこの従来の製法では、歩留りや特性の所
望値を得るのに１回でも工程の少ない製法が要求
されていた。
望値を得るのに１回でも工程の少ない製法が要求
されていた。
本発明は上記点に鑑みてなされたもので、上記
従来の製造方法よりもマスク工程を１回少なくす
ることにより、工程の簡略化は勿論、マスク合せ
の際のずれ不良を少なくし、歩留りの向上を計つ
た半導体装置の製造方法を提供するものである。
従来の製造方法よりもマスク工程を１回少なくす
ることにより、工程の簡略化は勿論、マスク合せ
の際のずれ不良を少なくし、歩留りの向上を計つ
た半導体装置の製造方法を提供するものである。
すなわち、同一半導体基板に絶縁ゲート電界効
果トランジスタとこのトランジスタと逆導電型チ
ヤネルでフローテイングゲートおよびコントロー
ルゲートを有する二重ゲート電界効果トランジス
タとを形成する半導体装置の製造方法において、
一方導電型半導体基板に他方導電型のウエル領域
およびフイールド絶縁層を選択的に形成する工程
と、上記フイールド絶縁層で分離された素子領域
の基板表面上にゲート絶縁膜としての第１の絶縁
層を形成する工程と、この基板の全面に上記各ト
ランジスタのゲート電極あるいはフローテイング
ゲートとなる第１の導電層を形成する工程と、こ
の第１の導電層上に第２の絶縁層、上記二重ゲー
ト電界効果トランジスタのコントロールゲートと
なる第２の導電層、および第３の絶縁層を順次形
成する工程と、上記二重ゲート電界効果トランジ
スタのゲート構造形成予定位置に対応する上記第
３の絶縁層上に写真蝕刻用の第１のマスクを形成
する工程と、この第１のマスクにより上記第３の
絶縁層、上記第２の導電層および上記第２の絶縁
層を選択的に除去することにより上記二重ゲート
電界効果トランジスタのコントロールゲートを形
成する工程と、上記絶縁ゲート電界効果トランジ
スタの形成予定位置に対応する上記第１の導電層
上に写真蝕刻用の第２のマスクを形成する工程
と、この第２のマスクおよび残存された上記第３
の絶縁層をマスクとして上記第１の導電層を選択
的に除去することにより上記二重ゲート電界効果
トランジスタのフローテイングゲートを形成する
工程と、上記絶縁ゲート電界効果トランジスタの
形成予定位置に残存された上記第１の導電層およ
び上記二重ゲート電界効果トランジスタのゲート
構造をマスクとして不純物のイオン注入を行なつ
て上記二重ゲート電界効果トランジスタのソー
ス、ドレイン領域を形成する工程と、上記絶縁ゲ
ート電界効果トランジスタのゲート構造形成予定
位置に対応する上記第１の導電層上および二重ゲ
ート電界効果トランジスタの形成位置上に写真蝕
刻用の第３のマスクを形成する工程と、この第３
のマスクにより上記第１の導電層を選択的に除去
して上記絶縁ゲート電界効果トランジスタのゲー
ト電極を形成する工程と、上記第３のマスクを用
いて不純物のイオン注入を行なつて上記絶縁ゲー
ト電界効果トランジスタのソース、ドレイン領域
を形成する工程とを具備する半導体装置の製造方
法を提供するものである。
果トランジスタとこのトランジスタと逆導電型チ
ヤネルでフローテイングゲートおよびコントロー
ルゲートを有する二重ゲート電界効果トランジス
タとを形成する半導体装置の製造方法において、
一方導電型半導体基板に他方導電型のウエル領域
およびフイールド絶縁層を選択的に形成する工程
と、上記フイールド絶縁層で分離された素子領域
の基板表面上にゲート絶縁膜としての第１の絶縁
層を形成する工程と、この基板の全面に上記各ト
ランジスタのゲート電極あるいはフローテイング
ゲートとなる第１の導電層を形成する工程と、こ
の第１の導電層上に第２の絶縁層、上記二重ゲー
ト電界効果トランジスタのコントロールゲートと
なる第２の導電層、および第３の絶縁層を順次形
成する工程と、上記二重ゲート電界効果トランジ
スタのゲート構造形成予定位置に対応する上記第
３の絶縁層上に写真蝕刻用の第１のマスクを形成
する工程と、この第１のマスクにより上記第３の
絶縁層、上記第２の導電層および上記第２の絶縁
層を選択的に除去することにより上記二重ゲート
電界効果トランジスタのコントロールゲートを形
成する工程と、上記絶縁ゲート電界効果トランジ
スタの形成予定位置に対応する上記第１の導電層
上に写真蝕刻用の第２のマスクを形成する工程
と、この第２のマスクおよび残存された上記第３
の絶縁層をマスクとして上記第１の導電層を選択
的に除去することにより上記二重ゲート電界効果
トランジスタのフローテイングゲートを形成する
工程と、上記絶縁ゲート電界効果トランジスタの
形成予定位置に残存された上記第１の導電層およ
び上記二重ゲート電界効果トランジスタのゲート
構造をマスクとして不純物のイオン注入を行なつ
て上記二重ゲート電界効果トランジスタのソー
ス、ドレイン領域を形成する工程と、上記絶縁ゲ
ート電界効果トランジスタのゲート構造形成予定
位置に対応する上記第１の導電層上および二重ゲ
ート電界効果トランジスタの形成位置上に写真蝕
刻用の第３のマスクを形成する工程と、この第３
のマスクにより上記第１の導電層を選択的に除去
して上記絶縁ゲート電界効果トランジスタのゲー
ト電極を形成する工程と、上記第３のマスクを用
いて不純物のイオン注入を行なつて上記絶縁ゲー
ト電界効果トランジスタのソース、ドレイン領域
を形成する工程とを具備する半導体装置の製造方
法を提供するものである。
そして、上記二重ゲート電界効果トランジスタ
のソース、ドレイン領域の形成時に上記絶縁ゲー
ト電界効果トランジスタの形成予定位置上に残存
されている第１の導電層をマスクとして利用する
こと、および第３のマスクを上記残存されている
第１の導電層のエツチングと絶縁ゲート電界効果
トランジスタのソース、ドレイン領域の形成用に
共用することを特徴としている。
のソース、ドレイン領域の形成時に上記絶縁ゲー
ト電界効果トランジスタの形成予定位置上に残存
されている第１の導電層をマスクとして利用する
こと、および第３のマスクを上記残存されている
第１の導電層のエツチングと絶縁ゲート電界効果
トランジスタのソース、ドレイン領域の形成用に
共用することを特徴としている。
以下、本発明の一実施例について第２図Ａ〜Ｅ
を参照して説明する。なお、第２図ＡおよびＥの
工程は前述した従来の第１図ＡおよびＥと同一で
あるのでその説明は省略し、従来と異なる第２図
Ｂ，Ｃ，Ｄの工程についてのみ詳細に説明する。
また、第１図と同一部分には同一符号を付して説
明する。
を参照して説明する。なお、第２図ＡおよびＥの
工程は前述した従来の第１図ＡおよびＥと同一で
あるのでその説明は省略し、従来と異なる第２図
Ｂ，Ｃ，Ｄの工程についてのみ詳細に説明する。
また、第１図と同一部分には同一符号を付して説
明する。
まず、第２図Ａに示すように第１図Ａと同同様
な工程を行い、しかるのち第２図Ｂに示すよう
に、レジストマスク（第１のマスク）１２を用い
て酸化膜９までのエツチンング除去を行う工程ま
では従来と同一である。その後、一方のチヤンネ
ルのMOSトランジスタのソース・ドレイン領域
を先に形成する。これを第１図と同様にｎチヤン
ネルMOSトランジスタとすると、このトランジ
スタのゲート構造を形成するためのレジストマス
ク１４を形成する際に、同時に他方チヤンネルで
あるＰチヤンネルMOSトランジスタの領域被覆
用のレジストマスク（第２のマスク）３０を形成
する。その後、露出している多結晶シリコン膜８
をエツチング除去して第２図Ｃのように形成す
る。その後、マスク１４，３０を除去し、ｎチヤ
ンネルMOSトランジスタのソース・ドレイン領
域１６，１７，１８，１９に不純物、たとえば
Asをイオン注入して各ソース・ドレインを形成
する。この状態で、CMOSトランジスタ２の一
方のｎチヤンネルMOSトランジスタおよび
SAMOSトランジスタ３が形成されたことにな
る。
な工程を行い、しかるのち第２図Ｂに示すよう
に、レジストマスク（第１のマスク）１２を用い
て酸化膜９までのエツチンング除去を行う工程ま
では従来と同一である。その後、一方のチヤンネ
ルのMOSトランジスタのソース・ドレイン領域
を先に形成する。これを第１図と同様にｎチヤン
ネルMOSトランジスタとすると、このトランジ
スタのゲート構造を形成するためのレジストマス
ク１４を形成する際に、同時に他方チヤンネルで
あるＰチヤンネルMOSトランジスタの領域被覆
用のレジストマスク（第２のマスク）３０を形成
する。その後、露出している多結晶シリコン膜８
をエツチング除去して第２図Ｃのように形成す
る。その後、マスク１４，３０を除去し、ｎチヤ
ンネルMOSトランジスタのソース・ドレイン領
域１６，１７，１８，１９に不純物、たとえば
Asをイオン注入して各ソース・ドレインを形成
する。この状態で、CMOSトランジスタ２の一
方のｎチヤンネルMOSトランジスタおよび
SAMOSトランジスタ３が形成されたことにな
る。
次に、他のチヤンネル、つまりＰチヤンネル
MOS構造の形成である。この工程も同様に、第
２図Ｄに示すようにＰチヤンネルMOSトランジ
スタのゲート形成用のレジストマスク３１の形成
時にｎチヤンネルMOSトランジスタの領域被覆
用のレジストマスク２０を形成する。そして、こ
れらマスク（第３のマスク）３１，２０を用いて
多結晶シリコン膜８を選択エツチングすることに
よりゲート電極を形成する。その後、マスク３
１，２０をそのまま残した状態で、ウエル領域５
内のソース・ドレイン領域２１，２２に不純物、
たとえばホウ酸をイオン注入して各ソース・ドレ
インを形成する。このようにして、基板１にＰチ
ヤンネルMOSトランジスタとｎチヤンネルMOS
トランジスタを形成する。この後、マスク３１，
２０を除去することにより第２図Ｅに示すように
第１図Ｅと同様な構造に形成できる。
MOS構造の形成である。この工程も同様に、第
２図Ｄに示すようにＰチヤンネルMOSトランジ
スタのゲート形成用のレジストマスク３１の形成
時にｎチヤンネルMOSトランジスタの領域被覆
用のレジストマスク２０を形成する。そして、こ
れらマスク（第３のマスク）３１，２０を用いて
多結晶シリコン膜８を選択エツチングすることに
よりゲート電極を形成する。その後、マスク３
１，２０をそのまま残した状態で、ウエル領域５
内のソース・ドレイン領域２１，２２に不純物、
たとえばホウ酸をイオン注入して各ソース・ドレ
インを形成する。このようにして、基板１にＰチ
ヤンネルMOSトランジスタとｎチヤンネルMOS
トランジスタを形成する。この後、マスク３１，
２０を除去することにより第２図Ｅに示すように
第１図Ｅと同様な構造に形成できる。
以上説明したように本発明方法によれば、マス
ク工程を１回減らすことができるため、製造工程
の簡略化は勿論、マスク合せの際のずれ不良を少
なくすることができ、歩留りの良い半導体装置の
製造方法を得ることができる。
ク工程を１回減らすことができるため、製造工程
の簡略化は勿論、マスク合せの際のずれ不良を少
なくすることができ、歩留りの良い半導体装置の
製造方法を得ることができる。
なお、上記実施例では、本発明をCMOS構造
とSAMOS構造の複合構造集積回路に適用した場
合を例にとつて説明したが、SAMOSトランジス
タと同一導電型のMOSトランジスタの形成には
特別な配慮を払う必要はなく、SAMOSトランジ
スタの製造工程の一部の工程で行なえるため、上
記SAMOSトランジスタと同一導電型のMOSト
ランジスタが存在するか否かは、本発明の本質
（特徴）には直接的には関係がない。従つて、同
一半導体装置にMOSトランジスタとこのトラン
ジスタとは逆導電型チヤネルのSAMOSトランジ
スタとを形成する場合にも適用できることは説明
するまでもないことである。
とSAMOS構造の複合構造集積回路に適用した場
合を例にとつて説明したが、SAMOSトランジス
タと同一導電型のMOSトランジスタの形成には
特別な配慮を払う必要はなく、SAMOSトランジ
スタの製造工程の一部の工程で行なえるため、上
記SAMOSトランジスタと同一導電型のMOSト
ランジスタが存在するか否かは、本発明の本質
（特徴）には直接的には関係がない。従つて、同
一半導体装置にMOSトランジスタとこのトラン
ジスタとは逆導電型チヤネルのSAMOSトランジ
スタとを形成する場合にも適用できることは説明
するまでもないことである。
第１図Ａ〜Ｅは従来の製法を説明するための工
程別素子断面図、第２図Ａ〜Ｅは本発明方法を
CMOS―SAMOS複合構造IC製造方法に適用した
実施例を説明するための工程別素子断面図であ
る。 １……基板、２……CMOSトランジスタ、３
……SAMOSトランジスタ、６，７，９，１１…
…酸化膜、８，１０……多結晶シリコン膜、３
０，１４，３１，２０……レジストマスク、２
１，２２，１６，１７，１８，１９……ソース・
ドレイン領域。
程別素子断面図、第２図Ａ〜Ｅは本発明方法を
CMOS―SAMOS複合構造IC製造方法に適用した
実施例を説明するための工程別素子断面図であ
る。 １……基板、２……CMOSトランジスタ、３
……SAMOSトランジスタ、６，７，９，１１…
…酸化膜、８，１０……多結晶シリコン膜、３
０，１４，３１，２０……レジストマスク、２
１，２２，１６，１７，１８，１９……ソース・
ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板に絶縁ゲート電界効果トラン
ジスタとこのトランジスタと逆導電型チヤネルで
フローテイングゲートおよびコントロールゲート
を有する二重ゲート電界効果トランジスタとを形
成する半導体装置の製造方法において、一方導電
型半導体基板に他方導電型のウエル領域およびフ
イールド絶縁層を選択的に形成する工程と、上記
フイールド絶縁層で分離された素子領域の基板表
面上にゲート絶縁膜としての第１の絶縁層を形成
する工程と、この基板の全面に上記各トランジス
タのゲート電極あるいはフローテイングゲートと
なる第１の導電層を形成する工程と、この第１の
導電層上に第２の絶縁層、上記二重ゲート電界効
果トランジスタのコントロールゲートとなる第２
の導電層、および第３の絶縁層を順次形成する工
程と、上記二重ゲート電界効果トランジスタのゲ
ート構造形成予定位置に対応する上記第３の絶縁
層上に写真蝕刻用の第１のマスクを形成する工程
と、この第１のマスクにより上記第３の絶縁層、
上記第２の導電層および上記第２の絶縁層を選択
的に除去することにより上記二重ゲート電界効果
トランジスタのコントロールゲートを形成する工
程と、上記絶縁ゲート電界効果トランジスタの形
成予定位置に対応する上記第１の導電層上に写真
蝕刻用の第２のマスクを形成する工程と、この第
２のマスクおよび残存された上記第３の絶縁層を
マスクとして上記第１の導電層を選択的に除去す
ることにより上記二重ゲート電界効果トランジス
タのフローテイングゲートを形成する工程と、上
記絶縁ゲート電界効果トランジスタの形成予定位
置に残存された上記第１の導電層および上記二重
ゲート電界効果トランジスタのゲート構造部をマ
スクとして不純物のイオン注入を行なつて上記二
重ゲート電界効果トランジスタのソース、ドレイ
ン領域を形成する工程と、上記絶縁ゲート電界効
果トランジスタのゲート構造形成予定位置に対応
する上記第１の導電層上および二重ゲート電界効
果トランジスタの形成位置上に写真蝕刻用の第３
のマスクを形成する工程と、この第３のマスクに
より上記第１の導電層を選択的に除去して上記絶
縁ゲート電界効果トランジスタのゲート電極を形
成する工程と、上記第３のマスクを用いて不純物
のイオン注入を行なつて上記絶縁ゲート電界効果
トランジスタのソース、ドレイン領域を形成する
工程とを具備することを特徴とする半導体装置の
製造方法。 ２ 前記第１、第２の導電層はそれぞれ、不純物
がドープされた多結晶シリコン、モリブデンシリ
サイド、あるいはタングステンシリサイドから成
ることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55160230A JPS5784164A (en) | 1980-11-14 | 1980-11-14 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55160230A JPS5784164A (en) | 1980-11-14 | 1980-11-14 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5784164A JPS5784164A (en) | 1982-05-26 |
| JPH0113230B2 true JPH0113230B2 (ja) | 1989-03-03 |
Family
ID=15710511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55160230A Granted JPS5784164A (en) | 1980-11-14 | 1980-11-14 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5784164A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPS60213051A (ja) * | 1984-04-09 | 1985-10-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS60226182A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 電界効果半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645235B2 (ja) * | 1984-07-20 | 1994-06-15 | キヤノン株式会社 | 液体噴射ヘッドおよび該ヘッドの製造方法 |
-
1980
- 1980-11-14 JP JP55160230A patent/JPS5784164A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5784164A (en) | 1982-05-26 |
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