JPH05275652A - ポリシリコン薄膜トランジスタを備えるスタック型トランジスタ及びその製造方法 - Google Patents
ポリシリコン薄膜トランジスタを備えるスタック型トランジスタ及びその製造方法Info
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- JPH05275652A JPH05275652A JP4160270A JP16027092A JPH05275652A JP H05275652 A JPH05275652 A JP H05275652A JP 4160270 A JP4160270 A JP 4160270A JP 16027092 A JP16027092 A JP 16027092A JP H05275652 A JPH05275652 A JP H05275652A
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Abstract
(57)【要約】
【目的】 上部ＴＦＴの水素化が充分に行われて特性
（ＯＮ電流、ＯＦＦ電流の特性）が向上し、水素化の時
下部トランジスタは水素から遮断されてホットキャリア
に対する信頼性が向上したポリシリコンＴＦＴを備える
スタック型トランジスタ及びその製造方法の提供。 【構成】 ポリシリコンＴＦＴ６を備え、かつその下
部に他のトランジスタ７（ＭＯＳＦＥＴ）を備えるスタ
ック型ＴＦＴであって、上部ＴＦＴと、下部トランジス
タとの間の層間絶縁膜を水素拡散阻止材料２（ＳｉＮ）
により形成し、かつ上部ＴＦＴ６と下部トランジスタ７
との間の配線を水素透過性の小さい導電材料１（Ｔｉ）
から形成。Ｈ拡散源（Ｐ−ＳｉＮ）とＴＦＴとの間の
水素透過阻止層（Ｔｉ）に開口を形成して、この開口か
ら水素化を行う。
（ＯＮ電流、ＯＦＦ電流の特性）が向上し、水素化の時
下部トランジスタは水素から遮断されてホットキャリア
に対する信頼性が向上したポリシリコンＴＦＴを備える
スタック型トランジスタ及びその製造方法の提供。 【構成】 ポリシリコンＴＦＴ６を備え、かつその下
部に他のトランジスタ７（ＭＯＳＦＥＴ）を備えるスタ
ック型ＴＦＴであって、上部ＴＦＴと、下部トランジス
タとの間の層間絶縁膜を水素拡散阻止材料２（ＳｉＮ）
により形成し、かつ上部ＴＦＴ６と下部トランジスタ７
との間の配線を水素透過性の小さい導電材料１（Ｔｉ）
から形成。Ｈ拡散源（Ｐ−ＳｉＮ）とＴＦＴとの間の
水素透過阻止層（Ｔｉ）に開口を形成して、この開口か
ら水素化を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ポリシリコン薄膜トラ
ンジスタ（以下適宜ＴＦＴと称することもある）を備え
るスタック型トランジスタ、即ちポリシリコンＴＦＴの
下部にＭＯＳＦＥＴ等のトランジスタを有するスタック
（積み重ね）構造のトランジスタに関し、また該トラン
ジスタの製造方法に関するものである。
ンジスタ（以下適宜ＴＦＴと称することもある）を備え
るスタック型トランジスタ、即ちポリシリコンＴＦＴの
下部にＭＯＳＦＥＴ等のトランジスタを有するスタック
（積み重ね）構造のトランジスタに関し、また該トラン
ジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来より、ポリシリコンＴＦＴでは、チ
ャネル形成用ポリＳｉ中のダングリングボンド（未結合
手）をターミネートするために水素化を行って安定化さ
せるが、スタック型トランジスタ（例えばスタック型Ｓ
ＲＡＭ）の構造においては、ＴＦＴ下部のＭＯＳＦＥＴ
等の下部トランジスタも水素化されてしまい、ホットキ
ャリア耐性を劣化させてしまう（これについては１９８
５ Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈ，Ｐ
１０６〜参照）。
ャネル形成用ポリＳｉ中のダングリングボンド（未結合
手）をターミネートするために水素化を行って安定化さ
せるが、スタック型トランジスタ（例えばスタック型Ｓ
ＲＡＭ）の構造においては、ＴＦＴ下部のＭＯＳＦＥＴ
等の下部トランジスタも水素化されてしまい、ホットキ
ャリア耐性を劣化させてしまう（これについては１９８
５ Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈ，Ｐ
１０６〜参照）。
【０００３】従って、水素拡散に対して上部ＴＦＴと下
部トランジスタ（ＭＯＳＦＥＴ等）を遮蔽する必要があ
る。この対策として、上部ＴＦＴと下部トランジスタと
の間に水素拡散阻止層（シリコンナイトライドＳｉＮな
ど）を形成する手段が考えられる。しかしかかる水素拡
散防止層を設けても、コンタクトホールを水素が拡散し
てＭＯＳＦＥＴを水素化してしまうおそれがある。
部トランジスタ（ＭＯＳＦＥＴ等）を遮蔽する必要があ
る。この対策として、上部ＴＦＴと下部トランジスタと
の間に水素拡散阻止層（シリコンナイトライドＳｉＮな
ど）を形成する手段が考えられる。しかしかかる水素拡
散防止層を設けても、コンタクトホールを水素が拡散し
てＭＯＳＦＥＴを水素化してしまうおそれがある。
【０００４】本発明者は、この問題を解決すべく、新た
な提案を行った。これは、図７に示すように、上部ＴＦ
Ｔ６（チャネルポリＳｉ61とゲート62を有する）と、下
部ＭＯＳＦＥＴ７（ゲート70，ソース／ドレイン領域7
1，72、ゲート酸化膜73を有する）との間の層間絶縁膜
を水素拡散阻止材料21（ＬＰ−ＳｉＮ）で形成し、か
つ、両者６，７の接続をとるコンタクトホール５の側壁
からＴＦＴ６の上面に至る迄水素拡散阻止材料22（Ｔｉ
ＯＮ）で形成したものである。ポリシリコン61の水素化
は、その上部に形成した水素拡散源材料層８（Ｐ−Ｓｉ
Ｎ）からの水素拡散により行う。下部トランジスタであ
るＭＯＳＦＥＴ７には、水素拡散阻止材料21，22によ
り、水素の侵入が阻止される。
な提案を行った。これは、図７に示すように、上部ＴＦ
Ｔ６（チャネルポリＳｉ61とゲート62を有する）と、下
部ＭＯＳＦＥＴ７（ゲート70，ソース／ドレイン領域7
1，72、ゲート酸化膜73を有する）との間の層間絶縁膜
を水素拡散阻止材料21（ＬＰ−ＳｉＮ）で形成し、か
つ、両者６，７の接続をとるコンタクトホール５の側壁
からＴＦＴ６の上面に至る迄水素拡散阻止材料22（Ｔｉ
ＯＮ）で形成したものである。ポリシリコン61の水素化
は、その上部に形成した水素拡散源材料層８（Ｐ−Ｓｉ
Ｎ）からの水素拡散により行う。下部トランジスタであ
るＭＯＳＦＥＴ７には、水素拡散阻止材料21，22によ
り、水素の侵入が阻止される。
【０００５】しかしこのようにコンタクトホール５を水
素拡散係数の小さい材料２２のプラグで埋めた場合も、
図に矢印Ａで模式的に示す如くコンタクトホール５の周
辺を水素が拡散してしまうという問題が起こる。これは
コンタクトホール５のプラグ側部の密着性が悪いとき、
顕著に生じる。
素拡散係数の小さい材料２２のプラグで埋めた場合も、
図に矢印Ａで模式的に示す如くコンタクトホール５の周
辺を水素が拡散してしまうという問題が起こる。これは
コンタクトホール５のプラグ側部の密着性が悪いとき、
顕著に生じる。
【０００６】一方、ＴＦＴ水素化を上部配線層の上から
行うことも考えられるが、この場合は、配線層中に水素
透過（拡散）係数の小さい材料（Ｔｉ等）が含まれる
と、ＴＦＴが十分水素化されず、特性が低下する。即
ち、ＴＦＴと水素拡散源としての働きをするＰ−ＳｉＮ
膜等との間に例えばＡｌ配線（通常Ａｌ／ＴｉＮ／Ｔｉ
などの積層構造をするメタル配線層である）が配置され
ている場合、配線層中のＴｉが水素透過を阻止する能力
が高いため、これによって水素拡散源であるＰ−ＳｉＮ
等からの水素拡散が阻害され、ＴＦＴ特性が低下し、Ｓ
ＲＡＭとして消費電力・データ保持特性が低下する。
行うことも考えられるが、この場合は、配線層中に水素
透過（拡散）係数の小さい材料（Ｔｉ等）が含まれる
と、ＴＦＴが十分水素化されず、特性が低下する。即
ち、ＴＦＴと水素拡散源としての働きをするＰ−ＳｉＮ
膜等との間に例えばＡｌ配線（通常Ａｌ／ＴｉＮ／Ｔｉ
などの積層構造をするメタル配線層である）が配置され
ている場合、配線層中のＴｉが水素透過を阻止する能力
が高いため、これによって水素拡散源であるＰ−ＳｉＮ
等からの水素拡散が阻害され、ＴＦＴ特性が低下し、Ｓ
ＲＡＭとして消費電力・データ保持特性が低下する。
【０００７】また、メタル配線層形成前に水素化を行う
方法もあるが、ＭＯＳＦＥＴに対してコンタクトホール
等の開口が形成されている場合、開口を通して水素拡散
し、ＭＯＳＦＥＴが水素化され、信頼性が低下する。
方法もあるが、ＭＯＳＦＥＴに対してコンタクトホール
等の開口が形成されている場合、開口を通して水素拡散
し、ＭＯＳＦＥＴが水素化され、信頼性が低下する。
【０００８】
【発明の目的】本出願の発明は上記従来技術の問題点を
解決して、上部ＴＦＴはその水素化が充分に行われて特
性（ＯＮ電流、ＯＦＦ電流の特性）が向上し、かつ下部
トランジスタは水素から遮断されてホットキャリアに対
する信頼性劣化の問題が生じず、更に、上部配線層の上
からの水素化も問題なく行って得ることができるポリシ
リコンＴＦＴを備えるスタック型トランジスタ及びその
製造方法を提供しようとするものである。
解決して、上部ＴＦＴはその水素化が充分に行われて特
性（ＯＮ電流、ＯＦＦ電流の特性）が向上し、かつ下部
トランジスタは水素から遮断されてホットキャリアに対
する信頼性劣化の問題が生じず、更に、上部配線層の上
からの水素化も問題なく行って得ることができるポリシ
リコンＴＦＴを備えるスタック型トランジスタ及びその
製造方法を提供しようとするものである。
【０００９】また、本出願の発明は、メタル配線層等の
水素透過を阻止する膜が水素拡散源とＴＦＴとの間に位
置している場合においても、十分にＴＦＴの水素化が行
われるポリシリコンＴＦＴを備えるスタック型トランジ
スタを提供しようとするものである。
水素透過を阻止する膜が水素拡散源とＴＦＴとの間に位
置している場合においても、十分にＴＦＴの水素化が行
われるポリシリコンＴＦＴを備えるスタック型トランジ
スタを提供しようとするものである。
【００１０】また、本出願の発明は、メタル配線層等の
水素透過を阻止る膜が水素拡散源とＴＦＴとの間に位置
している場合においても、十分にＴＦＴの水素が行われ
るようにするとともに、その場合にも、ＭＯＳＦＥＴ等
の下部トランジスタへの水素拡散を抑制し、ホットキャ
リアによる信頼性劣化を防止できるようにしたポリシリ
コンＴＦＴを備えるスタック型トランジスタを提供しよ
うとするものである。
水素透過を阻止る膜が水素拡散源とＴＦＴとの間に位置
している場合においても、十分にＴＦＴの水素が行われ
るようにするとともに、その場合にも、ＭＯＳＦＥＴ等
の下部トランジスタへの水素拡散を抑制し、ホットキャ
リアによる信頼性劣化を防止できるようにしたポリシリ
コンＴＦＴを備えるスタック型トランジスタを提供しよ
うとするものである。
【００１１】
【問題点を解決するための手段】本出願の請求項１の発
明は、ポリシリコン薄膜トランジスタを備え、かつその
下部に他のトランジスタを備えるスタック型薄膜トラン
ジスタであって、上部ポリシリコン薄膜トランジスタ
と、下部トランジスタとの間の層間絶縁膜を水素拡散阻
止材料により形成し、かつ上部ポリシリコン薄膜トラン
ジスタと下部トランジスタとの間の配線を水素透過性の
小さい導電材料から形成することを特徴とするポリシリ
コン薄膜トランジスタを備えるスタック型トランジスタ
であり、これにより上記目的を達成するものである。
明は、ポリシリコン薄膜トランジスタを備え、かつその
下部に他のトランジスタを備えるスタック型薄膜トラン
ジスタであって、上部ポリシリコン薄膜トランジスタ
と、下部トランジスタとの間の層間絶縁膜を水素拡散阻
止材料により形成し、かつ上部ポリシリコン薄膜トラン
ジスタと下部トランジスタとの間の配線を水素透過性の
小さい導電材料から形成することを特徴とするポリシリ
コン薄膜トランジスタを備えるスタック型トランジスタ
であり、これにより上記目的を達成するものである。
【００１２】本出願の請求項２の発明は、下部トランジ
スタと上部ポリシリコン薄膜トランジスタとの配線を水
素透過性の小さい導電材料により形成し、下部トランジ
スタと上部ポリシリコン薄膜トランジスタとの間の層間
絶縁膜を水素拡散阻止材料により形成し、ポリシリコン
薄膜トランジスタを形成した後、水素拡散源材料層を形
成し、該水素拡散源材料層によりポリシリコンの水素化
を行うことを特徴とする薄膜トランジスタを備えるスタ
ック型トランジスタの製造方法であり、これにより上記
目的を達成するものである。
スタと上部ポリシリコン薄膜トランジスタとの配線を水
素透過性の小さい導電材料により形成し、下部トランジ
スタと上部ポリシリコン薄膜トランジスタとの間の層間
絶縁膜を水素拡散阻止材料により形成し、ポリシリコン
薄膜トランジスタを形成した後、水素拡散源材料層を形
成し、該水素拡散源材料層によりポリシリコンの水素化
を行うことを特徴とする薄膜トランジスタを備えるスタ
ック型トランジスタの製造方法であり、これにより上記
目的を達成するものである。
【００１３】本出願の請求項３の発明は、下部トランジ
スタと上部ポリシリコン薄膜トランジスタとの配線を水
素透過性の小さい導電材料により形成し、下部トランジ
スタと上部ポリシリコン薄膜トランジスタとの間の層間
絶縁膜を水素拡散阻止材料により形成し、ポリシリコン
薄膜トランジスタを形成した後、水素化可能雰囲気中で
処理することによりポリシリコンの水素化を行うことを
特徴とする薄膜トランジスタを備えるスタック型トラン
ジスタの製造方法であり、これにより上記目的を達成す
るものである。
スタと上部ポリシリコン薄膜トランジスタとの配線を水
素透過性の小さい導電材料により形成し、下部トランジ
スタと上部ポリシリコン薄膜トランジスタとの間の層間
絶縁膜を水素拡散阻止材料により形成し、ポリシリコン
薄膜トランジスタを形成した後、水素化可能雰囲気中で
処理することによりポリシリコンの水素化を行うことを
特徴とする薄膜トランジスタを備えるスタック型トラン
ジスタの製造方法であり、これにより上記目的を達成す
るものである。
【００１４】本出願の請求項４の発明は、下部トランジ
スタと上部ポリシリコン薄膜トランジスタとの間の層間
絶縁膜を水素拡散阻止材料により形成し、その後下部ト
ランジスタと上部ポリシリコン薄膜トランジスタとの配
線を水素透過性の小さい導電材料により形成し、ポリシ
リコン薄膜トランジスタを形成した後、ポリシリコンの
水素化を行うことを特徴とする薄膜トランジスタを備え
るスタック型トランジスタの製造方法であり、これによ
り上記目的を達成するものである。
スタと上部ポリシリコン薄膜トランジスタとの間の層間
絶縁膜を水素拡散阻止材料により形成し、その後下部ト
ランジスタと上部ポリシリコン薄膜トランジスタとの配
線を水素透過性の小さい導電材料により形成し、ポリシ
リコン薄膜トランジスタを形成した後、ポリシリコンの
水素化を行うことを特徴とする薄膜トランジスタを備え
るスタック型トランジスタの製造方法であり、これによ
り上記目的を達成するものである。
【００１５】本出願の請求項５の発明は、ポリシリコン
薄膜トランジスタを備え、かつその下部に他のトランジ
スタを備えるスタック型薄膜トランジスタであって、上
部ポリシリコン薄膜トランジスタの上層には水素拡散源
材料層を備え、該水素拡散源材料層と上部ポリシリコン
薄膜トランジスタとの間には水素透過を阻止する膜が位
置し、該水素透過を阻止する膜には、水素化用開口を部
分的に形成したことを特徴とするスタック型薄膜トラン
ジスタであり、これにより上記目的を達成するものであ
る。
薄膜トランジスタを備え、かつその下部に他のトランジ
スタを備えるスタック型薄膜トランジスタであって、上
部ポリシリコン薄膜トランジスタの上層には水素拡散源
材料層を備え、該水素拡散源材料層と上部ポリシリコン
薄膜トランジスタとの間には水素透過を阻止する膜が位
置し、該水素透過を阻止する膜には、水素化用開口を部
分的に形成したことを特徴とするスタック型薄膜トラン
ジスタであり、これにより上記目的を達成するものであ
る。
【００１６】本出願の請求項６の発明は、ポリシリコン
薄膜トランジスタを備え、かつその下部に他のトランジ
スタを備えるスタック型薄膜トランジスタであって、上
部ポリシリコン薄膜トランジスタの上層には水素拡散源
材料層を備え、該水素拡散源材料層と上部ポリシリコン
薄膜トランジスタとの間には水素透過を阻止する膜が位
置し、該水素透過を阻止する膜には、水素化用開口を部
分的に形成するとともに、該水素透過を阻止する膜は、
下部トランジスタの拡散層へ通ずる開口上をおおう構成
としたことを特徴とするスタック型薄膜トランジスタで
あって、これにより、上記目的を達成するものである。
薄膜トランジスタを備え、かつその下部に他のトランジ
スタを備えるスタック型薄膜トランジスタであって、上
部ポリシリコン薄膜トランジスタの上層には水素拡散源
材料層を備え、該水素拡散源材料層と上部ポリシリコン
薄膜トランジスタとの間には水素透過を阻止する膜が位
置し、該水素透過を阻止する膜には、水素化用開口を部
分的に形成するとともに、該水素透過を阻止する膜は、
下部トランジスタの拡散層へ通ずる開口上をおおう構成
としたことを特徴とするスタック型薄膜トランジスタで
あって、これにより、上記目的を達成するものである。
【００１７】
【作用】本出願の請求項１〜４の発明においては、上部
ＴＦＴと下部トランジスタとの間の層間膜を水素拡散阻
止材料により形成するとともに、両トランジスタの間の
配線を、Ｔｉ等の水素透過率の小さい導電材料から形成
したので、上部ＴＦＴを充分に水素化してその特性を良
好にした場合も、下部トランジスタに水素の影響は及ば
ず、下部トランジスタの性能低下などは生じず、ホット
キャリアに対する信頼性の高い装置が得られる。かつ、
ＴＦＴ上の配線層には特にＴｉ等の水素透過率の小さい
材料は用いる必要がなく、上部配線層の上からの水素化
を問題なく行える。
ＴＦＴと下部トランジスタとの間の層間膜を水素拡散阻
止材料により形成するとともに、両トランジスタの間の
配線を、Ｔｉ等の水素透過率の小さい導電材料から形成
したので、上部ＴＦＴを充分に水素化してその特性を良
好にした場合も、下部トランジスタに水素の影響は及ば
ず、下部トランジスタの性能低下などは生じず、ホット
キャリアに対する信頼性の高い装置が得られる。かつ、
ＴＦＴ上の配線層には特にＴｉ等の水素透過率の小さい
材料は用いる必要がなく、上部配線層の上からの水素化
を問題なく行える。
【００１８】本出願の請求項５の発明においては、ＴＦ
Ｔを水素化するための水素拡散源材料層と上部ポリシリ
コンＴＦＴとの間にメタル配線層等の水素透過を阻止す
る膜が位置する場合にあっても、該水素透過を阻止する
膜に水素化用開口を部分的に形成してここから水素化を
行わせることができるので、十分な水素化を達成でき
る。
Ｔを水素化するための水素拡散源材料層と上部ポリシリ
コンＴＦＴとの間にメタル配線層等の水素透過を阻止す
る膜が位置する場合にあっても、該水素透過を阻止する
膜に水素化用開口を部分的に形成してここから水素化を
行わせることができるので、十分な水素化を達成でき
る。
【００１９】また、本出願の請求項６の発明において
は、上記請求項５の作用効果に加えて、該水素透過を阻
止する膜は、下部トランジスタの拡散層へ通ずる開口
（コンタクトホール等）上をおおう構成とした結果、Ｍ
ＯＳＦＥＴ等下部トランジスタの水素拡散により悪影響
を防止することができる。
は、上記請求項５の作用効果に加えて、該水素透過を阻
止する膜は、下部トランジスタの拡散層へ通ずる開口
（コンタクトホール等）上をおおう構成とした結果、Ｍ
ＯＳＦＥＴ等下部トランジスタの水素拡散により悪影響
を防止することができる。
【００２０】
【実施例】以下図面を参照して、本発明の実施例につい
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
【００２１】実施例１ この実施例は、本発明を、高度に微細化・集積化された
ＳＲＡＭに用いるＴＦＴスタック半導体装置の製造に利
用したものである。
ＳＲＡＭに用いるＴＦＴスタック半導体装置の製造に利
用したものである。
【００２２】図１に、本実施例のＴＦＴスタック型ＳＲ
ＡＭの構造の概略を示す。本実施例のトランジスタは、
ポリシリコン薄膜トランジスタ（ＴＦＴ）６を備え、か
つその下部に他のトランジスタ７（ここではＭＯＳＦＥ
Ｔ）を備えるスタック型薄膜トランジスタであって、上
部ポリシリコン薄膜トランジスタ６と、下部トランジス
タ７との間の層間絶縁膜を水素拡散阻止材料２（ここで
はＳｉＮ）により形成し、かつ上部ポリシリコン薄膜ト
ランジスタ６と下部トランジスタ７との間の配線を水素
透過性の小さい導電材料１（ここではＴｉ）から形成し
たものである。
ＡＭの構造の概略を示す。本実施例のトランジスタは、
ポリシリコン薄膜トランジスタ（ＴＦＴ）６を備え、か
つその下部に他のトランジスタ７（ここではＭＯＳＦＥ
Ｔ）を備えるスタック型薄膜トランジスタであって、上
部ポリシリコン薄膜トランジスタ６と、下部トランジス
タ７との間の層間絶縁膜を水素拡散阻止材料２（ここで
はＳｉＮ）により形成し、かつ上部ポリシリコン薄膜ト
ランジスタ６と下部トランジスタ７との間の配線を水素
透過性の小さい導電材料１（ここではＴｉ）から形成し
たものである。
【００２３】また、図２（ａ）〜（ｈ）に本実施例にお
けるスタック型トランジスタの製造方法を工程順に示す
が、本実施例においては、図２に示すように、下部トラ
ンジスタ７と上部ポリシリコン薄膜トランジスタ６との
配線を水素透過性の小さい導電材料１により形成し（図
２（ｄ））、下部トランジスタ７と上部ポリシリコン薄
膜トランジスタ６との間の層間絶縁膜を水素拡散阻止材
料２（ＳｉＮ）により形成し（図２（ｅ））、ポリシリ
コン薄膜トランジスタを形成した（図２（ｆ））後、水
素拡散源材料層８（Ｐ−ＳｉＮ）を形成し（図２
（ｈ））、該水素拡散源材料層８によりポリシリコン水
素化を行う。
けるスタック型トランジスタの製造方法を工程順に示す
が、本実施例においては、図２に示すように、下部トラ
ンジスタ７と上部ポリシリコン薄膜トランジスタ６との
配線を水素透過性の小さい導電材料１により形成し（図
２（ｄ））、下部トランジスタ７と上部ポリシリコン薄
膜トランジスタ６との間の層間絶縁膜を水素拡散阻止材
料２（ＳｉＮ）により形成し（図２（ｅ））、ポリシリ
コン薄膜トランジスタを形成した（図２（ｆ））後、水
素拡散源材料層８（Ｐ−ＳｉＮ）を形成し（図２
（ｈ））、該水素拡散源材料層８によりポリシリコン水
素化を行う。
【００２４】本実施例では、ポリＳｉＴＦＴ６を用いた
スタック型ＳＲＡＭにおいて、上部ＴＦＴ６と下部トラ
ンジスタであるＭＯＳＦＥＴ間の層間絶縁膜を水素拡散
阻止材料であるＬＰ（低圧ＣＶＤ）−ＳｉＮから形成し
て下部トランジスタ７を水素拡散から遮断し、また、Ｔ
ＦＴ６と下部トランジスタ７（ＭＯＳＦＥＴ）間の配線
材料に水素透過率の小さい導電材料１であるＴｉを用
い、これを介してＴＦＴ上部の配線層とＭＯＳＦＥＴ拡
散層間のコンタクトをとり、よってコンタクトホール４
の水素拡散を防止する。本実施例においては水素化は上
部配線層を形成後に行うが、これによって、ＴＦＴのみ
を水素化する。
スタック型ＳＲＡＭにおいて、上部ＴＦＴ６と下部トラ
ンジスタであるＭＯＳＦＥＴ間の層間絶縁膜を水素拡散
阻止材料であるＬＰ（低圧ＣＶＤ）−ＳｉＮから形成し
て下部トランジスタ７を水素拡散から遮断し、また、Ｔ
ＦＴ６と下部トランジスタ７（ＭＯＳＦＥＴ）間の配線
材料に水素透過率の小さい導電材料１であるＴｉを用
い、これを介してＴＦＴ上部の配線層とＭＯＳＦＥＴ拡
散層間のコンタクトをとり、よってコンタクトホール４
の水素拡散を防止する。本実施例においては水素化は上
部配線層を形成後に行うが、これによって、ＴＦＴのみ
を水素化する。
【００２５】具体的には、本実施例にあっては、次の
（ａ）〜（ｈ）の工程によって、スタック型ＳＲＡＭを
製造する。図２（ａ）〜（ｈ）は、工程（ａ）〜（ｈ）
に各々対応している。以下図を参照して工程毎に説明す
る。
（ａ）〜（ｈ）の工程によって、スタック型ＳＲＡＭを
製造する。図２（ａ）〜（ｈ）は、工程（ａ）〜（ｈ）
に各々対応している。以下図を参照して工程毎に説明す
る。
【００２６】（ａ）下部トランジスタであるＭＯＳＦＥ
Ｔ形成 シリコン半導体基板10を用い、ＬＯＣＯＳ法によって素
子分離を行った後、ゲート酸化膜73を熱酸化法（８５０
℃）によって形成する（１１ｎｍ）。次にゲート電極材
料を堆積し（ここではＷＳｉ／Ｐｏｌｙ−Ｓｉのポリサ
イド構造２００ｎｍ）、リソグラフィーによってパター
ニングを行い、ゲート電極70を形成する。
Ｔ形成 シリコン半導体基板10を用い、ＬＯＣＯＳ法によって素
子分離を行った後、ゲート酸化膜73を熱酸化法（８５０
℃）によって形成する（１１ｎｍ）。次にゲート電極材
料を堆積し（ここではＷＳｉ／Ｐｏｌｙ−Ｓｉのポリサ
イド構造２００ｎｍ）、リソグラフィーによってパター
ニングを行い、ゲート電極70を形成する。
【００２７】ＬＤＤイオン注入（Ｐ+ ２０ｋｅＶ、ドー
ズ量２×１０13ａｔｏｍｓ／ｃｍ2）してＬＤＤ領域74
を形成した後、ＣＶＤによってＳｉＯ2 を堆積し、ＲＩ
Ｅによってエッチバックを行うことにより、ゲート電極
70のわきにサイドウォール75を形成する。これらをマス
クとしてソース／ドレイン形成のためイオン注入（Ａｓ
+ ２０ｋｅＶ、ドーズ量５×１０15ａｔｏｍｓ／ｃ
ｍ2 ）を行い、ＭＯＳＦＥＴを形成して、下部トランジ
スタ７とする。これにより図２（ａ）の構造を得る。
ズ量２×１０13ａｔｏｍｓ／ｃｍ2）してＬＤＤ領域74
を形成した後、ＣＶＤによってＳｉＯ2 を堆積し、ＲＩ
Ｅによってエッチバックを行うことにより、ゲート電極
70のわきにサイドウォール75を形成する。これらをマス
クとしてソース／ドレイン形成のためイオン注入（Ａｓ
+ ２０ｋｅＶ、ドーズ量５×１０15ａｔｏｍｓ／ｃ
ｍ2 ）を行い、ＭＯＳＦＥＴを形成して、下部トランジ
スタ７とする。これにより図２（ａ）の構造を得る。
【００２８】（ｂ）層間絶縁膜の形成 ＣＶＤによりＳｉＯ2 、ＰＳＧなどの層間絶縁膜91を形
成する（３００ｎｍ）。図１（ｂ）の構造が得られる。
成する（３００ｎｍ）。図１（ｂ）の構造が得られる。
【００２９】（ｃ）コンタクトホール（下部）の形成 リソグラフィーによりパターニングした後、層間絶縁膜
91にコンタクトホール４を形成する。これにより図１
（ｃ）の構造とする。
91にコンタクトホール４を形成する。これにより図１
（ｃ）の構造とする。
【００３０】（ｄ）水素透過率の小さい導電材料配線層
の形成 スパッタ法によって、Ｔｉを堆積し（３０ｎｍ）、ＭＯ
ＳＦＥＴの拡散層とのコンタクトを形成する。通常はこ
のコンタクトとしては、Ｗ、Ｗポリサイド、Ｍｏ、Ｍｏ
ポリサイドを用いるが、ここでは水素透過率の小さいＴ
ｉを用いる。次いでリソグラフィーによりパターニング
を行い、図１（ｄ）の構造とする。
の形成 スパッタ法によって、Ｔｉを堆積し（３０ｎｍ）、ＭＯ
ＳＦＥＴの拡散層とのコンタクトを形成する。通常はこ
のコンタクトとしては、Ｗ、Ｗポリサイド、Ｍｏ、Ｍｏ
ポリサイドを用いるが、ここでは水素透過率の小さいＴ
ｉを用いる。次いでリソグラフィーによりパターニング
を行い、図１（ｄ）の構造とする。
【００３１】（ｅ）水素拡散阻止層の形成 ＬＰ−ＣＶＤによりＳｉＮ膜を形成し、水素拡散阻止層
２とする。堆積条件は、堆積温度７６０℃、膜厚３０ｎ
ｍとした。これにより図２（ｅ）の構造を得る。
２とする。堆積条件は、堆積温度７６０℃、膜厚３０ｎ
ｍとした。これにより図２（ｅ）の構造を得る。
【００３２】（ｆ）ＴＦＴ形成 ゲート電極材料としてＰｏｌｙ−ＳｉをＣＶＤにより堆
積し（５０ｎｍ）、イオン注入を行った後（ＢＦ2 ２０
ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2 ）、リ
ソグラフィーによってパターニングを行い、ゲート電極
60を形成する。ゲート酸化膜62としてＣＶＤによってＳ
ｉＯ2 膜を形成する（３５ｎｍ）。
積し（５０ｎｍ）、イオン注入を行った後（ＢＦ2 ２０
ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2 ）、リ
ソグラフィーによってパターニングを行い、ゲート電極
60を形成する。ゲート酸化膜62としてＣＶＤによってＳ
ｉＯ2 膜を形成する（３５ｎｍ）。
【００３３】ＴＦＴ活性層となるポリシリコン61を形成
する。形成方法は、減圧ＣＶＤによって、堆積温度５５
０℃でａ（アモルファス）−Ｓｉを堆積した後（１０ｎ
ｍ）、Ｎ2 中でアニール（６００℃、１０ｈｏｕｒｓ）
を行って、ポリシリコン膜を形成する。その後、リソグ
ラフィーによりパターニングを行う。
する。形成方法は、減圧ＣＶＤによって、堆積温度５５
０℃でａ（アモルファス）−Ｓｉを堆積した後（１０ｎ
ｍ）、Ｎ2 中でアニール（６００℃、１０ｈｏｕｒｓ）
を行って、ポリシリコン膜を形成する。その後、リソグ
ラフィーによりパターニングを行う。
【００３４】次に、リソグラフィーによってチャネル形
成部分をレジストマスクし、残りの部分にイオン注入す
ることによって（ＢＦ2 １０ｋｅＶ、ドーズ量１×１０
15ａｔｏｍｓ／ｃｍ2 ）、ＴＦＴソース／ドレイン領域
６ａ，６ｂを形成する。これにより、上部ＴＦＴ６を形
成した図２（ｆ）の構造が得られる。
成部分をレジストマスクし、残りの部分にイオン注入す
ることによって（ＢＦ2 １０ｋｅＶ、ドーズ量１×１０
15ａｔｏｍｓ／ｃｍ2 ）、ＴＦＴソース／ドレイン領域
６ａ，６ｂを形成する。これにより、上部ＴＦＴ６を形
成した図２（ｆ）の構造が得られる。
【００３５】（ｇ）層間絶縁膜の形成、上部コンタクト
ホールの形成 ＣＶＤによりＳｉＯ2 、ＰＳＧなどの層間絶縁膜92を形
成する（４００ｎｍ）。次に、リソグラフィーによりパ
ターニングした後、上部コンタクトホール５を形成す
る。これにより図２（ｇ）の構造を得る。
ホールの形成 ＣＶＤによりＳｉＯ2 、ＰＳＧなどの層間絶縁膜92を形
成する（４００ｎｍ）。次に、リソグラフィーによりパ
ターニングした後、上部コンタクトホール５を形成す
る。これにより図２（ｇ）の構造を得る。
【００３６】（ｈ）上部配線層形成、水素化 上記配線層３として、スパッタによってＴｉＯＮ（１０
０ｎｍ）、Ａｌ−Ｓｉ（１ｗｔ％Ｓｉ含有のＡｌ合金）
（６００ｎｍ）の順で堆積を行う。このＴｉＯＮ層の下
には、Ｔｉ層を形成する必要はない。コンタクトホール
４に予めＴｉが形成されているからである。仮に下層に
Ｔｉがなく、ここでＴｉを要すると、水素拡散をこの上
部配線上から行うのが効率が悪くなる。
０ｎｍ）、Ａｌ−Ｓｉ（１ｗｔ％Ｓｉ含有のＡｌ合金）
（６００ｎｍ）の順で堆積を行う。このＴｉＯＮ層の下
には、Ｔｉ層を形成する必要はない。コンタクトホール
４に予めＴｉが形成されているからである。仮に下層に
Ｔｉがなく、ここでＴｉを要すると、水素拡散をこの上
部配線上から行うのが効率が悪くなる。
【００３７】次に、水素拡散源材料層８として、プラズ
マＣＶＤによりＳｉＮ膜を堆積する（３００ｎｍ）。こ
の後不活性ガス（Ｎ2 ガス、またはＮ2 ガス中にＨ2 を
１〜２流量％程度添加したガスを用いるのがよい）中で
アニール（３５０℃、３０ｍｉｎ）を行い、水素拡散源
材料層８であるＳｉＮ膜から水素を拡散させ、ポリシリ
コン61を水素化する。
マＣＶＤによりＳｉＮ膜を堆積する（３００ｎｍ）。こ
の後不活性ガス（Ｎ2 ガス、またはＮ2 ガス中にＨ2 を
１〜２流量％程度添加したガスを用いるのがよい）中で
アニール（３５０℃、３０ｍｉｎ）を行い、水素拡散源
材料層８であるＳｉＮ膜から水素を拡散させ、ポリシリ
コン61を水素化する。
【００３８】上記水素化の際、本実施例においては、上
部ＴＦＴ６と、下部トランジスタ７であるＭＯＳＦＥＴ
間を、水素拡散係数の小さい層間絶縁膜（ＳｉＮ）を用
いて水素拡散阻止層２とするとともに、ＴＦＴとＭＯＳ
ＦＥＴ間の配線材料に、水素透過率（係数）の小さい導
電材料１（Ｔｉ）を用いることによって、下部トランジ
スタ６への水素の影響なく、ＴＦＴのみを充分に水素化
できる。
部ＴＦＴ６と、下部トランジスタ７であるＭＯＳＦＥＴ
間を、水素拡散係数の小さい層間絶縁膜（ＳｉＮ）を用
いて水素拡散阻止層２とするとともに、ＴＦＴとＭＯＳ
ＦＥＴ間の配線材料に、水素透過率（係数）の小さい導
電材料１（Ｔｉ）を用いることによって、下部トランジ
スタ６への水素の影響なく、ＴＦＴのみを充分に水素化
できる。
【００３９】また、上部配線層３と下部ＭＯＳＦＥＴの
拡散層のコンタクトを、上述のＴｉを介して行うことに
よって、コンタクトホール５を水素が拡散することをも
防止できる。更に、上層配線層の上部から何ら問題なく
水素拡散を行わせることができる。
拡散層のコンタクトを、上述のＴｉを介して行うことに
よって、コンタクトホール５を水素が拡散することをも
防止できる。更に、上層配線層の上部から何ら問題なく
水素拡散を行わせることができる。
【００４０】上述のように本実施例では上部配線層３に
Ｔｉを用いる必要がないものである。参考として、図３
にＴＦＴ上の配線層の構造をＴｉの有無について変化さ
せた場合のＴＦＴの特性の違いを示す。図３（ａ）
（ｂ）は、各々下記構造について、その特性を調べた。 （ａ）ＡｌＳｉ（６００ｎｍ）／Ｔｉ（３０ｎｍ） （ｂ）ＡｌＳｉ（６００ｎｍ）
Ｔｉを用いる必要がないものである。参考として、図３
にＴＦＴ上の配線層の構造をＴｉの有無について変化さ
せた場合のＴＦＴの特性の違いを示す。図３（ａ）
（ｂ）は、各々下記構造について、その特性を調べた。 （ａ）ＡｌＳｉ（６００ｎｍ）／Ｔｉ（３０ｎｍ） （ｂ）ＡｌＳｉ（６００ｎｍ）
【００４１】なお、ＴＦＴの水素化は、配線層上部のＰ
−ＳｉＮ膜からの水素拡散によって行っている。（ａ）
のＴｉが有る場合はＯＮ電流が小さく、Ｓ値も６２４ｍ
Ｖ／ｄｅｃと大きいのに対して、（ｂ）のＴｉがない構
造ではＯＮ電流が２桁以上大きく、Ｓ値も２２９ｍＶ／
ｄｅｃと小さくなっており、特性が非常に良くなってい
る。このことから、Ｔｉが水素の拡散を阻害しＴＦＴ特
性を低下させていることがわかる。本実施例は、このよ
うなＴｉによる水素阻害の問題を生じさせない。
−ＳｉＮ膜からの水素拡散によって行っている。（ａ）
のＴｉが有る場合はＯＮ電流が小さく、Ｓ値も６２４ｍ
Ｖ／ｄｅｃと大きいのに対して、（ｂ）のＴｉがない構
造ではＯＮ電流が２桁以上大きく、Ｓ値も２２９ｍＶ／
ｄｅｃと小さくなっており、特性が非常に良くなってい
る。このことから、Ｔｉが水素の拡散を阻害しＴＦＴ特
性を低下させていることがわかる。本実施例は、このよ
うなＴｉによる水素阻害の問題を生じさせない。
【００４２】実施例２ 本実施例においては、実施例１における上部配線層３の
形成の後、水素拡散源材料層８を設けることなく、即ち
図４の構造の状態で、ポリシリコン61の水素化を水素化
可能雰囲気中での処理により行う。ここでは具体的に
は、水素化をプラズマ水素中で行った。そのほか水素化
可能雰囲気中の処理としては、Ｈ2 中のプラズマ処理の
ほか、水素アニールによって行うなどの手段や、あるい
はＨ2 以外の含水素化合物雰囲気中での処理手段を用い
ることができる。
形成の後、水素拡散源材料層８を設けることなく、即ち
図４の構造の状態で、ポリシリコン61の水素化を水素化
可能雰囲気中での処理により行う。ここでは具体的に
は、水素化をプラズマ水素中で行った。そのほか水素化
可能雰囲気中の処理としては、Ｈ2 中のプラズマ処理の
ほか、水素アニールによって行うなどの手段や、あるい
はＨ2 以外の含水素化合物雰囲気中での処理手段を用い
ることができる。
【００４３】実施例３，４ 本実施例は、実施例１，２において、上部配線層３形成
前に水素化を行うものである。よってこれらの実施例
は、図５に示すように、水素拡散源材料層８の上層に、
上部配線層３が形成される構造になる。
前に水素化を行うものである。よってこれらの実施例
は、図５に示すように、水素拡散源材料層８の上層に、
上部配線層３が形成される構造になる。
【００４４】なおこの例の場合、Ｐ−ＳｉＮ層（水素拡
散源材料層８）を残しておきたくない場合、実施例２を
本例のように変形して、プラズマ水素化を行う手法をと
るのが好ましい。
散源材料層８）を残しておきたくない場合、実施例２を
本例のように変形して、プラズマ水素化を行う手法をと
るのが好ましい。
【００４５】実施例５ 本実施例は、実施例１（ｃ）〜（ｅ）の構成を変形し
て、水素拡散阻止層２（ＳｉＮ）を形成した後、コンタ
クトホール５を形成し、水素透過率の小さい導電材料層
１（Ｔｉ）を形成して配線層とした例である。構造は、
図６に示すようになる。
て、水素拡散阻止層２（ＳｉＮ）を形成した後、コンタ
クトホール５を形成し、水素透過率の小さい導電材料層
１（Ｔｉ）を形成して配線層とした例である。構造は、
図６に示すようになる。
【００４６】実施例６ 本実施例は、請求項５，６の発明を具体化して、ＰＭＯ
Ｓ負荷型ＳＲＡＭに適用したものである。図８を参照す
る。
Ｓ負荷型ＳＲＡＭに適用したものである。図８を参照す
る。
【００４７】本実施例は、図８（ａ）に断面図で、図８
（ｂ）に平面図で示すように、ポリシリコン薄膜トラン
ジスタ（ＴＦＴ）６を備え、かつその下部にＭＯＳＦＥ
Ｔである他のトランジスタ７を備えるスタック型薄膜ト
ランジスタであって、上部ポリシリコン薄膜トランジス
タ６の上層には、Ｐ−ＳｉＮから成る水素拡散源材料８
を備え、該水素拡散源材料層８と上部ポリシリコン薄膜
トランジスタ６との間にはメタル配線層の一部をなすＴ
ｉ層である水素透過を阻止する膜11が位置し、該水素透
過を阻止する膜11（Ｔｉ層）には、水素化用開口12を部
分的に形成したものである。
（ｂ）に平面図で示すように、ポリシリコン薄膜トラン
ジスタ（ＴＦＴ）６を備え、かつその下部にＭＯＳＦＥ
Ｔである他のトランジスタ７を備えるスタック型薄膜ト
ランジスタであって、上部ポリシリコン薄膜トランジス
タ６の上層には、Ｐ−ＳｉＮから成る水素拡散源材料８
を備え、該水素拡散源材料層８と上部ポリシリコン薄膜
トランジスタ６との間にはメタル配線層の一部をなすＴ
ｉ層である水素透過を阻止する膜11が位置し、該水素透
過を阻止する膜11（Ｔｉ層）には、水素化用開口12を部
分的に形成したものである。
【００４８】更に本実施例は、該水素透過を阻止する膜
11は、下部トランジスタ７の拡散層へ通ずる開口４上を
おおう構成となっている。本例においてこの開口は、コ
ンタクトホールである。
11は、下部トランジスタ７の拡散層へ通ずる開口４上を
おおう構成となっている。本例においてこの開口は、コ
ンタクトホールである。
【００４９】即ち、本実施例のポリＳｉＴＦＴを用いた
ＰＭＯＳ負荷型ＳＲＡＭにおいては、メタル配線層（Ａ
ｌＳｉ／ＴｉＯＮ／Ｔｉ）中の水素透過を阻止する層11
であるＴｉをＴＦＴチャネル上のみ開口し（ＡｌＳｉ／
ＴｉＯＮ層は符号13で示す）、この開口12を通して、パ
ッシベーション膜である水素拡散源材料層８のＰ−Ｓｉ
Ｎからの水素拡散によって、ＴＦＴ水素化を行う。
ＰＭＯＳ負荷型ＳＲＡＭにおいては、メタル配線層（Ａ
ｌＳｉ／ＴｉＯＮ／Ｔｉ）中の水素透過を阻止する層11
であるＴｉをＴＦＴチャネル上のみ開口し（ＡｌＳｉ／
ＴｉＯＮ層は符号13で示す）、この開口12を通して、パ
ッシベーション膜である水素拡散源材料層８のＰ−Ｓｉ
Ｎからの水素拡散によって、ＴＦＴ水素化を行う。
【００５０】また、ＴＦＴ下に減圧ＣＶＤによるＳｉＮ
膜を堆積し（ＬＰ−ＳｉＮ）、かつ上記水素透過を阻止
する層11であるＴｉが開口４（コンタクトホール）をカ
バーすることによって、バルクＭＯＳＦＥＴへの水素拡
散を防止し、ホットキャリアによる信頼性劣化を防止す
る。
膜を堆積し（ＬＰ−ＳｉＮ）、かつ上記水素透過を阻止
する層11であるＴｉが開口４（コンタクトホール）をカ
バーすることによって、バルクＭＯＳＦＥＴへの水素拡
散を防止し、ホットキャリアによる信頼性劣化を防止す
る。
【００５１】本実施例においては、次の工程（Ａ）〜
（Ｄ）によりトランジスタを得る。図９を参照する。 （Ａ）ＭＯＳＦＥＴ形成 Ｓｉ基板（Ｐ型）10上に、ＬＯＣＯＳ法によりフィール
ド酸化膜14を２９０ｎｍ形成し、素子分離を行った後、
熱酸化によりゲート酸化膜73を形成する（８５０℃，１
１ｎｍ）。次にゲート電極材料を堆積し（ＷＳｉ／ポリ
Ｓｉ，２００ｎｍ）、リソグラフィーによりパターニン
グを行い、ゲート電極70を形成する。ＬＤＤイオン注入
（Ｐ+ ２０ｋｅＶ，２Ｅ１３／ｃｍ2 ）の後、ＣＶＤ法
によってＳｉＯ2 を堆積し、ＲＩＥによりエッチバック
することによって、ゲート電極わきにサイドウォール75
を形成する。ソース／ドレイン71，72形成のためイオン
注入（Ａｓ+ ，２０ｋｅＶ，５Ｅ１５／ｃｍ2 ）を行
い、下部トランジスタ７であるＭＯＳＦＥＴを形成す
る。これにより図９（ａ）の構造を得る。
（Ｄ）によりトランジスタを得る。図９を参照する。 （Ａ）ＭＯＳＦＥＴ形成 Ｓｉ基板（Ｐ型）10上に、ＬＯＣＯＳ法によりフィール
ド酸化膜14を２９０ｎｍ形成し、素子分離を行った後、
熱酸化によりゲート酸化膜73を形成する（８５０℃，１
１ｎｍ）。次にゲート電極材料を堆積し（ＷＳｉ／ポリ
Ｓｉ，２００ｎｍ）、リソグラフィーによりパターニン
グを行い、ゲート電極70を形成する。ＬＤＤイオン注入
（Ｐ+ ２０ｋｅＶ，２Ｅ１３／ｃｍ2 ）の後、ＣＶＤ法
によってＳｉＯ2 を堆積し、ＲＩＥによりエッチバック
することによって、ゲート電極わきにサイドウォール75
を形成する。ソース／ドレイン71，72形成のためイオン
注入（Ａｓ+ ，２０ｋｅＶ，５Ｅ１５／ｃｍ2 ）を行
い、下部トランジスタ７であるＭＯＳＦＥＴを形成す
る。これにより図９（ａ）の構造を得る。
【００５２】（Ｂ）ＴＦＴ形成 ＣＶＤ法によりＳｉＯ2 ，ＰＳＧなどを３００ｎｍ形成
し、層間絶縁膜91とする。次に減圧ＣＶＤによりＳｉＮ
膜21を３０ｎｍ堆積する。ポリＳｉをＣＶＤ法により５
０ｎｍ形成し、イオン注入（ＢＦ2 + ，２０ｋｅＶ，１
Ｅ１５／ｃｍ2 ）後、リソグラフィーによりパターニン
グを行い、ゲート電極60を形成する。ゲート酸化膜62と
して、ＳｉＯ2 をＣＶＤにより３５ｎｍ堆積する。次に
減圧ＣＶＤにより、ａ−Ｓｉを１０ｎｍ堆積した後、Ｎ
2 中で長時間アニール（６００℃，１０時間）を行い、
ポリＳｉ活性層61を形成する。リソグラフィー法によ
り、チャネル形成部とレジストマスクし、イオン注入を
行い（ＢＦ2 + １０ｋｅＶ，１Ｅ１５／ｃｍ2 ）、ソー
ス／ドレイン領域71，72を形成する。これにより図９
（ｂ）の構造を得る。
し、層間絶縁膜91とする。次に減圧ＣＶＤによりＳｉＮ
膜21を３０ｎｍ堆積する。ポリＳｉをＣＶＤ法により５
０ｎｍ形成し、イオン注入（ＢＦ2 + ，２０ｋｅＶ，１
Ｅ１５／ｃｍ2 ）後、リソグラフィーによりパターニン
グを行い、ゲート電極60を形成する。ゲート酸化膜62と
して、ＳｉＯ2 をＣＶＤにより３５ｎｍ堆積する。次に
減圧ＣＶＤにより、ａ−Ｓｉを１０ｎｍ堆積した後、Ｎ
2 中で長時間アニール（６００℃，１０時間）を行い、
ポリＳｉ活性層61を形成する。リソグラフィー法によ
り、チャネル形成部とレジストマスクし、イオン注入を
行い（ＢＦ2 + １０ｋｅＶ，１Ｅ１５／ｃｍ2 ）、ソー
ス／ドレイン領域71，72を形成する。これにより図９
（ｂ）の構造を得る。
【００５３】（Ｃ）メタル配線層形成 層間絶縁膜92を４００ｎｍ堆積する。この層間絶縁膜92
をパターニングして、拡散層71に対して開口４を形成す
る。その後、スパッタによりＴｉを３０ｎｍ形成する。
このＴｉ膜が水素透過を阻止する膜11である。リソグラ
フィーにより、この膜11のパターニングを行い、ＴＦＴ
チャネル上のみＴｉを開口する。開口を12で示す。スパ
ッタにより、ＴｉＯＮ１００ｎｍ，ＡｌＳｉ６００ｎｍ
を堆積し、リソグラフィーにより、パターニングを行
い、メタル配線層13を形成する。これにより図９（ｃ）
の構造を得る。
をパターニングして、拡散層71に対して開口４を形成す
る。その後、スパッタによりＴｉを３０ｎｍ形成する。
このＴｉ膜が水素透過を阻止する膜11である。リソグラ
フィーにより、この膜11のパターニングを行い、ＴＦＴ
チャネル上のみＴｉを開口する。開口を12で示す。スパ
ッタにより、ＴｉＯＮ１００ｎｍ，ＡｌＳｉ６００ｎｍ
を堆積し、リソグラフィーにより、パターニングを行
い、メタル配線層13を形成する。これにより図９（ｃ）
の構造を得る。
【００５４】（Ｄ）パッシベーション膜形成、及び水素
化 パッシベーション膜として、Ｐ−ＣＶＤによりＳｉＮ
（Ｐ−ＳｉＮ）を３００ｎｍ堆積する。これが水素拡散
源材料層８である。不活性ガス中でアニール（４００
℃，６０ｍｉｎ）を行い、Ｐ−ＳｉＮからの水素拡散に
よってＴＦＴの水素化を行う。これにより図９（ｄ）に
示すＴＦＴ上部トランジスタ６を有するトランジスタ構
造を得ることができる。図10にＴＦＴ上のメタル配線層
中にＴｉがある場合（ａ）と無い場合（ｂ）のＴＦＴ特
性を示す。Ｔｉが無い場合、ＴＦＴの水素化が充分行わ
れ、ＴＦＴ特性が飛躍的に向上しており、ＯＮ電流も２
桁以上大きくなっている。本実施例により、ＴＦＴの水
素化を充分行うことができ、ＳＲＡＭとして低電荷電
力、高データ保持特性が実現できる。また、上部トラン
ジスタ６であるＴＦＴ下にＬＰ−ＳｉＮ層21があり、チ
タン層（膜11）が開口４を覆うことによって、バルクＭ
ＯＳＦＥＴへの水素拡散を防止できるので、ホットキャ
リア信頼性を維持できる。
化 パッシベーション膜として、Ｐ−ＣＶＤによりＳｉＮ
（Ｐ−ＳｉＮ）を３００ｎｍ堆積する。これが水素拡散
源材料層８である。不活性ガス中でアニール（４００
℃，６０ｍｉｎ）を行い、Ｐ−ＳｉＮからの水素拡散に
よってＴＦＴの水素化を行う。これにより図９（ｄ）に
示すＴＦＴ上部トランジスタ６を有するトランジスタ構
造を得ることができる。図10にＴＦＴ上のメタル配線層
中にＴｉがある場合（ａ）と無い場合（ｂ）のＴＦＴ特
性を示す。Ｔｉが無い場合、ＴＦＴの水素化が充分行わ
れ、ＴＦＴ特性が飛躍的に向上しており、ＯＮ電流も２
桁以上大きくなっている。本実施例により、ＴＦＴの水
素化を充分行うことができ、ＳＲＡＭとして低電荷電
力、高データ保持特性が実現できる。また、上部トラン
ジスタ６であるＴＦＴ下にＬＰ−ＳｉＮ層21があり、チ
タン層（膜11）が開口４を覆うことによって、バルクＭ
ＯＳＦＥＴへの水素拡散を防止できるので、ホットキャ
リア信頼性を維持できる。
【００５５】
【発明の効果】上述の如く、本発明によれば、上記ＴＦ
Ｔはその水素化が充分に行われて特性が向上し、かつ下
部トランジスタは水素から遮断されてホットキャリアに
対する信頼性は良好であり、更に、上部配線層の上から
の水素化も問題なく行って得ることができるポリシリコ
ンＴＦＴを備えるスタック型トランジスタ及びその製造
方法を提供することができる。
Ｔはその水素化が充分に行われて特性が向上し、かつ下
部トランジスタは水素から遮断されてホットキャリアに
対する信頼性は良好であり、更に、上部配線層の上から
の水素化も問題なく行って得ることができるポリシリコ
ンＴＦＴを備えるスタック型トランジスタ及びその製造
方法を提供することができる。
【図１】実施例１のトランジスタの構成を示す断面図で
ある。
ある。
【図２】実施例１のトランジスタの製造工程を順に断面
図で示すものである。
図で示すものである。
【図３】ＴＦＴ上層のＴｉの有無による特性の差を示す
図である。
図である。
【図４】実施例２を示す図である。
【図５】実施例３，４を示す図である。
【図６】実施例５を示す図である。
【図７】問題点を示す図である。
【図８】実施例６を示す図である。
【図９】実施例６の工程を示す図である。
【図10】実施例６の作用を示す図である。
１ 水素透過率の小さい導電材料（Ｔｉ） ２ 水素拡散阻止材料（ＳｉＮ） ３ 上部配線層 ４ 開口（コンタクトホール） ５ 上部コンタクトホール ６ ＴＦＴ ７ 下部トランジスタ（ＭＯＳＦＥＴ） ８ 水素拡散源材料層（プラズマＳｉＮ） 10 基板 11 水素透過を阻止する膜 12 水素透過を阻止する膜の開口
Claims (6)
- 【請求項１】ポリシリコン薄膜トランジスタを備え、か
つその下部に他のトランジスタを備えるスタック型薄膜
トランジスタであって、 上部ポリシリコン薄膜トランジスタと、下部トランジス
タとの間の層間絶縁膜を水素拡散阻止材料により形成
し、 かつ上部ポリシリコン薄膜トランジスタと下部トランジ
スタとの間の配線を水素透過性の小さい導電材料から形
成することを特徴とするポリシリコン薄膜トランジスタ
を備えるスタック型トランジスタ。 - 【請求項２】下部トランジスタと上部ポリシリコン薄膜
トランジスタとの配線を水素透過性の小さい導電材料に
より形成し、 下部トランジスタと上部ポリシリコン薄膜トランジスタ
との間の層間絶縁膜を水素拡散阻止材料により形成し、 ポリシリコン薄膜トランジスタを形成した後、 水素拡散源材料層を形成し、 該水素拡散源材料層によりポリシリコンの水素化を行う
ことを特徴とする薄膜トランジスタを備えるスタック型
トランジスタの製造方法。 - 【請求項３】下部トランジスタと上部ポリシリコン薄膜
トランジスタとの配線を水素透過性の小さい導電材料に
より形成し、 下部トランジスタと上部ポリシリコン薄膜トランジスタ
との間の層間絶縁膜を水素拡散阻止材料により形成し、 ポリシリコン薄膜トランジスタを形成した後、 水素化可能雰囲気中で処理することによりポリシリコン
の水素化を行うことを特徴とする薄膜トランジスタを備
えるスタック型トランジスタの製造方法。 - 【請求項４】下部トランジスタと上部ポリシリコン薄膜
トランジスタとの間の層間絶縁膜を水素拡散阻止材料に
より形成し、 その後下部トランジスタと上部ポリシリコン薄膜トラン
ジスタとの配線を水素透過性の小さい導電材料により形
成し、 ポリシリコン薄膜トランジスタを形成した後、 ポリシリコンの水素化を行うことを特徴とする薄膜トラ
ンジスタを備えるスタック型トランジスタの製造方法。 - 【請求項５】ポリシリコン薄膜トランジスタを備え、か
つその下部に他のトランジスタを備えるスタック型薄膜
トランジスタであって、 上部ポリシリコン薄膜トランジスタの上層には水素拡散
源材料層を備え、 該水素拡散源材料層と上部ポリシリコン薄膜トランジス
タとの間には水素透過を阻止する膜が位置し、 該水素透過を阻止する膜には、水素化用開口を部分的に
形成したことを特徴とするスタック型薄膜トランジス
タ。 - 【請求項６】ポリシリコン薄膜トランジスタを備え、か
つその下部に他のトランジスタを備えるスタック型薄膜
トランジスタであって、 上部ポリシリコン薄膜トランジスタの上層には水素拡散
源材料層を備え、 該水素拡散源材料層と上部ポリシリコン薄膜トランジス
タとの間には水素透過を阻止する膜が位置し、 該水素透過を阻止する膜には、水素化用開口を部分的に
形成するとともに、 該水素透過を阻止する膜は、下部トランジスタの拡散層
へ通ずる開口上をおおう構成としたことを特徴とするス
タック型薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-40121 | 1992-01-30 | ||
| JP4012192 | 1992-01-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275652A true JPH05275652A (ja) | 1993-10-22 |
Family
ID=12571992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160270A Pending JPH05275652A (ja) | 1992-01-30 | 1992-05-27 | ポリシリコン薄膜トランジスタを備えるスタック型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275652A (ja) |
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1992
- 1992-05-27 JP JP4160270A patent/JPH05275652A/ja active Pending
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