JPH06163535A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06163535A JPH06163535A JP4316988A JP31698892A JPH06163535A JP H06163535 A JPH06163535 A JP H06163535A JP 4316988 A JP4316988 A JP 4316988A JP 31698892 A JP31698892 A JP 31698892A JP H06163535 A JPH06163535 A JP H06163535A
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Landscapes
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 Ａｌ配線とゲート電極を確実に絶縁でき、
しかも、素子を小型化できる半導体装置の構造およびそ
の製造方法を提供することを目的とする。 【構成】 ｐ形シリコン基板２の表面のゲート酸化膜
14上に、ポリシリコン層16とＷＳｉ2層18の二層膜構造
のゲート電極膜20を形成する。さらに、上部に、ＣＶＤ
法により第一シリコン窒化膜22、シリコン窒化膜保護用
酸化膜24を順次堆積する。シリコン窒化膜保護用酸化膜
24からゲート電極膜20までをエッチングしてゲート電極
21等を得た後、これらの側面にシリコン窒化膜サイドウ
ォール30を形成する。この後、ウエーハ全面を層間絶縁
用酸化膜34で覆ってコンタクトホール35を形成し、Ａｌ
配線36を設けて配線パターンを形成する。ゲート電極21
は、第一シリコン窒化膜22によりＡｌ配線36から確実に
絶縁される。
しかも、素子を小型化できる半導体装置の構造およびそ
の製造方法を提供することを目的とする。 【構成】 ｐ形シリコン基板２の表面のゲート酸化膜
14上に、ポリシリコン層16とＷＳｉ2層18の二層膜構造
のゲート電極膜20を形成する。さらに、上部に、ＣＶＤ
法により第一シリコン窒化膜22、シリコン窒化膜保護用
酸化膜24を順次堆積する。シリコン窒化膜保護用酸化膜
24からゲート電極膜20までをエッチングしてゲート電極
21等を得た後、これらの側面にシリコン窒化膜サイドウ
ォール30を形成する。この後、ウエーハ全面を層間絶縁
用酸化膜34で覆ってコンタクトホール35を形成し、Ａｌ
配線36を設けて配線パターンを形成する。ゲート電極21
は、第一シリコン窒化膜22によりＡｌ配線36から確実に
絶縁される。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関するものであり、特に、アルミニウム配線
とゲート電極間の絶縁性の向上に関するものである。
製造方法に関するものであり、特に、アルミニウム配線
とゲート電極間の絶縁性の向上に関するものである。
【０００２】
【従来の技術】一般に半導体装置の製造においては、ゲ
ート電極の絶縁性を高めるために種々の絶縁膜が設けら
れている。ゲート電極を絶縁するための絶縁膜につい
て、トランジスタの製造工程に沿って説明する。
ート電極の絶縁性を高めるために種々の絶縁膜が設けら
れている。ゲート電極を絶縁するための絶縁膜につい
て、トランジスタの製造工程に沿って説明する。
【０００３】図６Ａは、ＳＲＡＭ（Static RAM）、ＤＲ
ＡＭ（Dynamic RAM）のトランスファートランジスタ部
の代表的な構造を示すものである。従来、このような構
造は下記のようにして製造されていた。
ＡＭ（Dynamic RAM）のトランスファートランジスタ部
の代表的な構造を示すものである。従来、このような構
造は下記のようにして製造されていた。
【０００４】まず、シリコン基板２を酸化して上面にシ
リコン酸化膜を形成する。ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により素子分離を行って素子分離用酸
化膜10および素子形成領域を形成した後、チャネル濃度
を調整するためにホウ素イオンをイオン注入する（チャ
ネルイオン注入）。
リコン酸化膜を形成する。ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により素子分離を行って素子分離用酸
化膜10および素子形成領域を形成した後、チャネル濃度
を調整するためにホウ素イオンをイオン注入する（チャ
ネルイオン注入）。
【０００５】次に、素子形成領域の表面を熱処理してゲ
ート酸化膜14を形成する。ゲート電極を形成するため、
電極材料であるポリシリコンを構造体の全表面に堆積さ
せてポリシリコン層とする。ポリシリコン層の層内全域
にリンを熱拡散により拡散させ、ｎ+ポリシリコン層と
する。
ート酸化膜14を形成する。ゲート電極を形成するため、
電極材料であるポリシリコンを構造体の全表面に堆積さ
せてポリシリコン層とする。ポリシリコン層の層内全域
にリンを熱拡散により拡散させ、ｎ+ポリシリコン層と
する。
【０００６】次に、ポリシリコン層上にレジストを塗布
しゲート電極の形状にパターニングする。レジストをマ
スクとしてエッチングを行い、ポリシリコン層からなる
ゲート電極を得る。
しゲート電極の形状にパターニングする。レジストをマ
スクとしてエッチングを行い、ポリシリコン層からなる
ゲート電極を得る。
【０００７】この状態から、ｐ形シリコン基板２にソー
スおよびドレインを形成する。まず、ｐ形シリコン基板
２にイオン注入によりヒ素を注入して、低濃度ｎ形不純
物拡散層26を形成する。
スおよびドレインを形成する。まず、ｐ形シリコン基板
２にイオン注入によりヒ素を注入して、低濃度ｎ形不純
物拡散層26を形成する。
【０００８】さらに、ゲート電極21の側面にＣＶＤ（Ch
emical Vapor Depression）法によりシリコン窒化膜28
を形成する。続いて、ＲＩＥ（Reactive Ion Etching）
によりシリコン窒化膜28をエッチングし、シリコン窒化
膜サイドウォール30を形成する。この後、ｐ形シリコン
基板２にヒ素をイオン注入して、高濃度ｎ形不純物拡散
層32を形成する。イオン注入の際にｐ形シリコン基板２
の表面がアモルファス層になるので、アニールしてシリ
コン結晶に戻す。
emical Vapor Depression）法によりシリコン窒化膜28
を形成する。続いて、ＲＩＥ（Reactive Ion Etching）
によりシリコン窒化膜28をエッチングし、シリコン窒化
膜サイドウォール30を形成する。この後、ｐ形シリコン
基板２にヒ素をイオン注入して、高濃度ｎ形不純物拡散
層32を形成する。イオン注入の際にｐ形シリコン基板２
の表面がアモルファス層になるので、アニールしてシリ
コン結晶に戻す。
【０００９】次に、素子間にＡｌ配線を施すために、ま
ずＣＶＤ法によりウエーハ全面を層間絶縁用酸化膜34で
覆う。この後、マスク合わせを行って、配線の取り出し
口のみレジストに穴を開ける。次いで、レジストをマス
クとして層間絶縁用酸化膜34をＲＩＥによってエッチン
グ除去し、コンタクトホールを設ける。
ずＣＶＤ法によりウエーハ全面を層間絶縁用酸化膜34で
覆う。この後、マスク合わせを行って、配線の取り出し
口のみレジストに穴を開ける。次いで、レジストをマス
クとして層間絶縁用酸化膜34をＲＩＥによってエッチン
グ除去し、コンタクトホールを設ける。
【００１０】この後、全面にＡｌ−Ｓｉ（Ｓｉの含有量
１％以下）の合金をスパッタリングし、Ａｌ配線36を形
成する。再度、マスク合わせとＲＩＥによるエッチング
を行って配線パターンを形成する。ウエーハをシンタリ
ングした後、Ａｌ配線36を保護するためパッシベーショ
ン膜で覆う。以上のステップを経て、図７Ａの半導体装
置が製造される。
１％以下）の合金をスパッタリングし、Ａｌ配線36を形
成する。再度、マスク合わせとＲＩＥによるエッチング
を行って配線パターンを形成する。ウエーハをシンタリ
ングした後、Ａｌ配線36を保護するためパッシベーショ
ン膜で覆う。以上のステップを経て、図７Ａの半導体装
置が製造される。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体装置においては、次のような問題が
あった。
ような従来の半導体装置においては、次のような問題が
あった。
【００１２】Ａｌ配線36の取り出し口であるコンタクト
ホールは、ゲート電極21から絶縁された状態で形成する
必要がある。このため、通常、コンタクトホールは隣り
合うゲート電極21間に位置するようにパターン設計さ
れ、この設計に沿ってフォトレジストがエッチングされ
る。
ホールは、ゲート電極21から絶縁された状態で形成する
必要がある。このため、通常、コンタクトホールは隣り
合うゲート電極21間に位置するようにパターン設計さ
れ、この設計に沿ってフォトレジストがエッチングされ
る。
【００１３】ところで、コンタクトホールの位置決めを
行うためのマスク合わせにずれ（アライメントずれ）が
発生すると、図６Ｂに示すように、コンタクトホールが
ずれて形成され、ゲート電極21とＡｌ配線36が短絡（シ
ョート）する。
行うためのマスク合わせにずれ（アライメントずれ）が
発生すると、図６Ｂに示すように、コンタクトホールが
ずれて形成され、ゲート電極21とＡｌ配線36が短絡（シ
ョート）する。
【００１４】そこでこの問題を防ぐため、隣り合うゲー
ト電極21は一定以上の距離を隔てて設け、多少のアライ
メントずれには対応できるように設計していた。しかし
ながら、これでは、個々の半導体素子が大きくなり、大
容量を必要とする半導体装置、特に、ＳＲＡＭやＤＲＡ
Ｍ等の半導体記憶装置を小型化する上で障害になってい
た。
ト電極21は一定以上の距離を隔てて設け、多少のアライ
メントずれには対応できるように設計していた。しかし
ながら、これでは、個々の半導体素子が大きくなり、大
容量を必要とする半導体装置、特に、ＳＲＡＭやＤＲＡ
Ｍ等の半導体記憶装置を小型化する上で障害になってい
た。
【００１５】この発明は、上記のような問題を解決し
て、Ａｌ配線36とゲート電極21を確実に絶縁でき、しか
も、素子を小型化できる半導体装置の構造およびその製
造方法を提供することを目的とする。
て、Ａｌ配線36とゲート電極21を確実に絶縁でき、しか
も、素子を小型化できる半導体装置の構造およびその製
造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１の半導体装置
は、シリコン基板に設けられた第一導電型の第一の領
域、第一の領域と隣り合ってシリコン基板に設けられた
第二導電型の第二の領域第一の領域の上に酸化絶縁膜を
介して設けられた導電膜、導電膜の上の第一の絶縁膜、
導電膜および第一の絶縁膜の側面に形成された第二の絶
縁膜、少なくとも第二の領域上に開口部を有する第三の
絶縁膜、第三の絶縁膜の上に設けられ、開口部に達する
配線、を備えたことを特徴とする。
は、シリコン基板に設けられた第一導電型の第一の領
域、第一の領域と隣り合ってシリコン基板に設けられた
第二導電型の第二の領域第一の領域の上に酸化絶縁膜を
介して設けられた導電膜、導電膜の上の第一の絶縁膜、
導電膜および第一の絶縁膜の側面に形成された第二の絶
縁膜、少なくとも第二の領域上に開口部を有する第三の
絶縁膜、第三の絶縁膜の上に設けられ、開口部に達する
配線、を備えたことを特徴とする。
【００１７】請求項２の半導体装置の製造方法は、第一
導電型のシリコン基板の表面に酸化絶縁膜を形成する酸
化絶縁膜形成ステップ、酸化絶縁膜の上に導電膜を形成
する導電膜形成ステップ、導電膜の上に第一の絶縁膜を
形成する第一絶縁膜形成ステップ、導電膜および第一の
絶縁膜の側面に第二の絶縁膜を形成する第二絶縁膜形成
ステップ、シリコン基板のうち、上部に導電膜が設けら
れていない部分に第二導電型のイオンを注入して第二導
電型の第二の領域を形成する第二領域形成ステップ、少
なくとも第二の領域上に開口部を有するように第三の絶
縁膜を形成する第三絶縁膜形成ステップ、第三の絶縁膜
の上に、開口部に達する配線を形成する配線形成ステッ
プ、を備えたことを特徴とする。
導電型のシリコン基板の表面に酸化絶縁膜を形成する酸
化絶縁膜形成ステップ、酸化絶縁膜の上に導電膜を形成
する導電膜形成ステップ、導電膜の上に第一の絶縁膜を
形成する第一絶縁膜形成ステップ、導電膜および第一の
絶縁膜の側面に第二の絶縁膜を形成する第二絶縁膜形成
ステップ、シリコン基板のうち、上部に導電膜が設けら
れていない部分に第二導電型のイオンを注入して第二導
電型の第二の領域を形成する第二領域形成ステップ、少
なくとも第二の領域上に開口部を有するように第三の絶
縁膜を形成する第三絶縁膜形成ステップ、第三の絶縁膜
の上に、開口部に達する配線を形成する配線形成ステッ
プ、を備えたことを特徴とする。
【００１８】
【作用】請求項１、２の半導体装置およびその製造方法
では、導電膜の上に第一の絶縁膜を形成する。これによ
り、導電膜の上表面部が配線と短絡するのを防止する。
また、導電膜の側面に第二の絶縁膜を形成する。これに
より、導電膜の側面部が配線と短絡するのを防止する。
したがって、導電膜が配線と短絡するのを確実に防止す
ることができる。
では、導電膜の上に第一の絶縁膜を形成する。これによ
り、導電膜の上表面部が配線と短絡するのを防止する。
また、導電膜の側面に第二の絶縁膜を形成する。これに
より、導電膜の側面部が配線と短絡するのを防止する。
したがって、導電膜が配線と短絡するのを確実に防止す
ることができる。
【００１９】
【実施例】この発明の一実施例による半導体装置の製造
方法について図面に基づいて説明する。
方法について図面に基づいて説明する。
【００２０】まず、図１Ａに示すように、第一導電型で
あるｐ形シリコン基板２を９００℃〜１０００℃で熱酸
化して、上面に膜厚約２００オングストローム〜４００
オングストロームのシリコン酸化膜４を形成する。ＬＯ
ＣＯＳ法による素子分離にしたがって、シリコン窒化膜
（図示せず）を用いてシリコン表面を選択的に酸化し、
図１Ｂの素子分離用酸化膜10および素子形成領域12を形
成する。素子分離用酸化膜10の膜厚は３０００オングス
トローム〜６０００オングストロームに形成される。
あるｐ形シリコン基板２を９００℃〜１０００℃で熱酸
化して、上面に膜厚約２００オングストローム〜４００
オングストロームのシリコン酸化膜４を形成する。ＬＯ
ＣＯＳ法による素子分離にしたがって、シリコン窒化膜
（図示せず）を用いてシリコン表面を選択的に酸化し、
図１Ｂの素子分離用酸化膜10および素子形成領域12を形
成する。素子分離用酸化膜10の膜厚は３０００オングス
トローム〜６０００オングストロームに形成される。
【００２１】素子分離が終了すると、次に、素子形成領
域12のシリコン表面を９００℃〜１０００℃で熱酸化し
て、図１Ｃに示す膜厚１００オングストローム〜３００
オングストロームの酸化絶縁膜であるゲート酸化膜14を
形成する（ゲート酸化）。
域12のシリコン表面を９００℃〜１０００℃で熱酸化し
て、図１Ｃに示す膜厚１００オングストローム〜３００
オングストロームの酸化絶縁膜であるゲート酸化膜14を
形成する（ゲート酸化）。
【００２２】ゲート酸化が終了すると、トランジスタの
閾値Ｖthを所定の値にするため、リソグラフィーにより
トランジスタ部分にホウ素を１０11〜１０12個／ｃｍ2
程度イオン注入する（チャネルイオン注入）。
閾値Ｖthを所定の値にするため、リソグラフィーにより
トランジスタ部分にホウ素を１０11〜１０12個／ｃｍ2
程度イオン注入する（チャネルイオン注入）。
【００２３】チャネルイオン注入の終了したウエーハ
は、レジストを除去して洗浄する。この後、導電膜とし
て二層膜構造（ポリサイド）のゲート電極膜を形成す
る。まず、下層を形成するため、シラン（ＳｉＨ4）の
熱分解によるＣＶＤ法によって、厚さ１０００オングス
トローム〜３０００オングストロームのポリシリコン層
16を全面に堆積する。ポリシリコン層16はリンを１０20
個／ｃｍ3以上イオン注入して拡散しｎ+ポリシリコン層
とする。次に、上層として、ＷＳｉ2層18をスパッタリ
ングにより厚さ１０００オングストローム〜３０００オ
ングストロームに形成する。このようにして、下層にポ
リシリコン層16、上層にＷＳｉ2層18を有する二層膜構
造のゲート電極膜20が形成される（図１Ｄ）。
は、レジストを除去して洗浄する。この後、導電膜とし
て二層膜構造（ポリサイド）のゲート電極膜を形成す
る。まず、下層を形成するため、シラン（ＳｉＨ4）の
熱分解によるＣＶＤ法によって、厚さ１０００オングス
トローム〜３０００オングストロームのポリシリコン層
16を全面に堆積する。ポリシリコン層16はリンを１０20
個／ｃｍ3以上イオン注入して拡散しｎ+ポリシリコン層
とする。次に、上層として、ＷＳｉ2層18をスパッタリ
ングにより厚さ１０００オングストローム〜３０００オ
ングストロームに形成する。このようにして、下層にポ
リシリコン層16、上層にＷＳｉ2層18を有する二層膜構
造のゲート電極膜20が形成される（図１Ｄ）。
【００２４】さらに、ＷＳｉ2層18の上にＣＶＤ法によ
り膜厚１０００オングストローム〜２０００オングスト
ロームの第一シリコン窒化膜22を形成する。続いて、第
一シリコン窒化膜22の上にＣＶＤ法により膜厚１００オ
ングストローム〜２００オングストロームのシリコン窒
化膜保護用酸化膜24を形成する（図２Ａ）。なお、第一
シリコン窒化膜22およびシリコン窒化膜保護用酸化膜24
が、この発明における第一の絶縁膜である。
り膜厚１０００オングストローム〜２０００オングスト
ロームの第一シリコン窒化膜22を形成する。続いて、第
一シリコン窒化膜22の上にＣＶＤ法により膜厚１００オ
ングストローム〜２００オングストロームのシリコン窒
化膜保護用酸化膜24を形成する（図２Ａ）。なお、第一
シリコン窒化膜22およびシリコン窒化膜保護用酸化膜24
が、この発明における第一の絶縁膜である。
【００２５】以上のようにして、ゲート電極膜20等の形
成が終了すると、シリコン窒化膜保護用酸化膜24の上に
レジスト（図示せず）がゲート電極の形状にパターニン
グされる。続いて、ＲＩＥにより、シリコン窒化膜保護
用酸化膜24、第一シリコン窒化膜22、二層膜構造のゲー
ト電極膜20を順次エッチングし、図２Ｂに示すゲート電
極21等を得る。
成が終了すると、シリコン窒化膜保護用酸化膜24の上に
レジスト（図示せず）がゲート電極の形状にパターニン
グされる。続いて、ＲＩＥにより、シリコン窒化膜保護
用酸化膜24、第一シリコン窒化膜22、二層膜構造のゲー
ト電極膜20を順次エッチングし、図２Ｂに示すゲート電
極21等を得る。
【００２６】次に、ｐ形シリコン基板２にヒ素を５０Ｋ
Ｖで１０13〜１０14個／ｃｍ2イオン注入して拡散す
る。これにより、図２Ｃに示すように、ｐ形シリコン基
板２に低濃度ｎ形不純物拡散層26が形成される。
Ｖで１０13〜１０14個／ｃｍ2イオン注入して拡散す
る。これにより、図２Ｃに示すように、ｐ形シリコン基
板２に低濃度ｎ形不純物拡散層26が形成される。
【００２７】さらに、図３Ａに示すように、ＣＶＤ法に
より膜厚２０００オングストローム〜３０００オングス
トロームの第二の絶縁膜である第二シリコン窒化膜28を
形成する。続いて、レジストパターンをマスクとして、
ＲＩＥにより第二シリコン窒化膜28をエッチングし、第
二の絶縁膜であるシリコン窒化膜サイドウォール30を形
成する。この後、ｐ形シリコン基板２に第二導電型のイ
オンであるヒ素を５０ＫＶで１０15〜１０16個／ｃｍ2
イオン注入して拡散する。これにより、図３Ｃに示すよ
うに、ｐ形シリコン基板２に第二領域である高濃度ｎ形
不純物拡散層32が形成される。イオン注入の際にｐ形シ
リコン基板２の表面がアモルファス層になるので、９０
０℃〜１０００℃でアニールしてシリコン結晶に戻す。
より膜厚２０００オングストローム〜３０００オングス
トロームの第二の絶縁膜である第二シリコン窒化膜28を
形成する。続いて、レジストパターンをマスクとして、
ＲＩＥにより第二シリコン窒化膜28をエッチングし、第
二の絶縁膜であるシリコン窒化膜サイドウォール30を形
成する。この後、ｐ形シリコン基板２に第二導電型のイ
オンであるヒ素を５０ＫＶで１０15〜１０16個／ｃｍ2
イオン注入して拡散する。これにより、図３Ｃに示すよ
うに、ｐ形シリコン基板２に第二領域である高濃度ｎ形
不純物拡散層32が形成される。イオン注入の際にｐ形シ
リコン基板２の表面がアモルファス層になるので、９０
０℃〜１０００℃でアニールしてシリコン結晶に戻す。
【００２８】次に、素子間にＡｌ配線を施すために、ま
ずウエーハ全面を第三の絶縁膜である層間絶縁用酸化膜
34で覆う（図４Ａ）。層間絶縁用酸化膜34は、ＣＶＤ法
によりＰＳＧ（Phospho-Silicate Glass）を用いて、膜
厚２０００オングストローム〜４０００オングストロー
ムに形成する。Ａｌ配線時のリソグラフィー精度を向上
させるため、１０００℃〜１１００℃でＰＳＧをリフロ
ーしてウエーハ表面を平坦にする。
ずウエーハ全面を第三の絶縁膜である層間絶縁用酸化膜
34で覆う（図４Ａ）。層間絶縁用酸化膜34は、ＣＶＤ法
によりＰＳＧ（Phospho-Silicate Glass）を用いて、膜
厚２０００オングストローム〜４０００オングストロー
ムに形成する。Ａｌ配線時のリソグラフィー精度を向上
させるため、１０００℃〜１１００℃でＰＳＧをリフロ
ーしてウエーハ表面を平坦にする。
【００２９】ＰＳＧのリフローが終了するとマスク合わ
せを行って、配線の取り出し口のみレジストに穴を開け
るようにパターニングする。次いで、レジストをマスク
として層間絶縁用酸化膜34をＲＩＥによってエッチング
除去し、配線の取り出し用の開口部であるコンタクトホ
ール35を設ける（図４Ｂ）。
せを行って、配線の取り出し口のみレジストに穴を開け
るようにパターニングする。次いで、レジストをマスク
として層間絶縁用酸化膜34をＲＩＥによってエッチング
除去し、配線の取り出し用の開口部であるコンタクトホ
ール35を設ける（図４Ｂ）。
【００３０】この後、全面にＡｌ−Ｓｉ（Ｓｉの含有量
１％以下）の合金をスパッタリングし、膜厚５０００オ
ングストローム〜１００００オングストロームのＡｌ配
線３６を形成する。再度、マスク合わせとＲＩＥによる
エッチングを行って配線パターンを形成する（図５
Ａ）。ウエーハをフォーミングガスの中で４５０℃で３
０分間熱処理（シンタリング）した後、Ａｌ配線３６を
保護するためパッシベーション膜38で覆う（図５Ｂ）。
以上のステップを経て、半導体装置が製造される。
１％以下）の合金をスパッタリングし、膜厚５０００オ
ングストローム〜１００００オングストロームのＡｌ配
線３６を形成する。再度、マスク合わせとＲＩＥによる
エッチングを行って配線パターンを形成する（図５
Ａ）。ウエーハをフォーミングガスの中で４５０℃で３
０分間熱処理（シンタリング）した後、Ａｌ配線３６を
保護するためパッシベーション膜38で覆う（図５Ｂ）。
以上のステップを経て、半導体装置が製造される。
【００３１】なお、この実施例では、ゲート電極21をＡ
ｌ配線36から絶縁するために第一の絶縁膜としてシリコ
ン窒化膜と酸化膜（第一シリコン窒化膜22およびシリコ
ン窒化膜保護用酸化膜24）を用いたが、他の絶縁膜を用
いても良い。また、第一の絶縁膜はシリコン窒化膜のみ
であっても良い。
ｌ配線36から絶縁するために第一の絶縁膜としてシリコ
ン窒化膜と酸化膜（第一シリコン窒化膜22およびシリコ
ン窒化膜保護用酸化膜24）を用いたが、他の絶縁膜を用
いても良い。また、第一の絶縁膜はシリコン窒化膜のみ
であっても良い。
【００３２】さらに、この実施例では、ゲート電極21を
Ａｌ配線36から絶縁するために第二の絶縁膜としてシリ
コン窒化膜（シリコン窒化膜サイドウォール30）を用い
たが、他の絶縁膜を用いても良い。
Ａｌ配線36から絶縁するために第二の絶縁膜としてシリ
コン窒化膜（シリコン窒化膜サイドウォール30）を用い
たが、他の絶縁膜を用いても良い。
【００３３】なお、ゲート電極21をＡｌ配線36から絶縁
するために設けるシリコン窒化膜の膜厚は上記実施例の
みに限定されない。
するために設けるシリコン窒化膜の膜厚は上記実施例の
みに限定されない。
【００３４】
【発明の効果】請求項１、２の半導体装置およびその製
造方法では、導電膜の上に形成された第一の絶縁膜によ
り、導電膜の上表面部が配線と短絡するのを防止し、導
電膜の側面に形成された第二の絶縁膜により、導電膜の
側面部が配線と短絡するのを防止するため、導電膜が配
線と短絡するのを確実に防止することができる。したが
って、配線形成のためのマスク合わせにおいて、アライ
メントずれが発生しても導電膜と配線が短絡しない。
造方法では、導電膜の上に形成された第一の絶縁膜によ
り、導電膜の上表面部が配線と短絡するのを防止し、導
電膜の側面に形成された第二の絶縁膜により、導電膜の
側面部が配線と短絡するのを防止するため、導電膜が配
線と短絡するのを確実に防止することができる。したが
って、配線形成のためのマスク合わせにおいて、アライ
メントずれが発生しても導電膜と配線が短絡しない。
【００３５】また、このため、従来のようにアライメン
トずれをあらかじめ見込んで、隣り合う導電膜に一定以
上の距離を設ける必要がなくなる。したがって、隣り合
う導電膜を近接して設けることができ、半導体装置を小
型化することができる。
トずれをあらかじめ見込んで、隣り合う導電膜に一定以
上の距離を設ける必要がなくなる。したがって、隣り合
う導電膜を近接して設けることができ、半導体装置を小
型化することができる。
【図１】この発明の一実施例による半導体装置の製造方
法を示す図である。
法を示す図である。
【図２】この発明の一実施例による半導体装置の製造方
法を示す別の図である。
法を示す別の図である。
【図３】この発明の一実施例による半導体装置の製造方
法を示すさらに別の図である。
法を示すさらに別の図である。
【図４】この発明の一実施例による半導体装置の製造方
法を示すさらに別の図である。
法を示すさらに別の図である。
【図５】この発明の一実施例による半導体装置の製造方
法を示すさらに別の図である。
法を示すさらに別の図である。
【図６】従来の方法による半導体装置の構造を示す図で
ある。
ある。
２・・・・・ｐ形シリコン基板 14・・・・・ゲート酸化膜 20・・・・・ゲート電極膜 21・・・・・ゲート電極 22・・・・・第一シリコン窒化膜 24・・・・・シリコン窒化膜保護用酸化膜 30・・・・・シリコン窒化膜サイドウォール 32・・・・・高濃度ｎ形不純物拡散層 34・・・・・層間絶縁用酸化膜 35・・・・・コンタクトホール 36・・・・・Ａｌ配線
Claims (2)
- 【請求項１】シリコン基板に設けられた第一導電型の第
一の領域、 第一の領域と隣り合ってシリコン基板に設けられた第二
導電型の第二の領域 第一の領域の上に酸化絶縁膜を介して設けられた導電
膜、 導電膜の上の第一の絶縁膜、 導電膜および第一の絶縁膜の側面に形成された第二の絶
縁膜、 少なくとも第二の領域上に開口部を有する第三の絶縁
膜、 第三の絶縁膜の上に設けられ、開口部に達する配線、を
備えたことを特徴とする半導体装置。 - 【請求項２】第一導電型のシリコン基板の表面に酸化絶
縁膜を形成する酸化絶縁膜形成ステップ、 酸化絶縁膜の上に導電膜を形成する導電膜形成ステッ
プ、 導電膜の上に第一の絶縁膜を形成する第一絶縁膜形成ス
テップ、 導電膜および第一の絶縁膜の側面に第二の絶縁膜を形成
する第二絶縁膜形成ステップ、 シリコン基板のうち、上部に導電膜が設けられていない
部分に第二導電型のイオンを注入して第二導電型の第二
の領域を形成する第二領域形成ステップ、 少なくとも第二の領域上に開口部を有するように第三の
絶縁膜を形成する第三絶縁膜形成ステップ、 第三の絶縁膜の上に、開口部に達する配線を形成する配
線形成ステップ、を備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316988A JPH06163535A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316988A JPH06163535A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163535A true JPH06163535A (ja) | 1994-06-10 |
Family
ID=18083171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316988A Pending JPH06163535A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163535A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236713A (ja) * | 1994-12-22 | 1996-09-13 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
| WO1998045876A1 (en) * | 1997-04-10 | 1998-10-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| US6258708B1 (en) | 1997-03-14 | 2001-07-10 | Nec Corporation | Method of fabricating gate contact pods, load lines and wiring structures using a minimum number of etching steps |
| KR100325383B1 (ko) * | 1996-07-12 | 2002-04-17 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| KR100310565B1 (ko) * | 1997-02-27 | 2002-05-09 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치의제조방법및반도체장치 |
| KR100365750B1 (ko) * | 1995-12-21 | 2003-03-06 | 주식회사 하이닉스반도체 | 반도체소자의자기정렬콘택형성방법 |
| KR100578120B1 (ko) * | 1999-09-13 | 2006-05-10 | 삼성전자주식회사 | 신뢰성 있는 비트라인 콘택 구조 및 이를 형성하는 방법 |
-
1992
- 1992-11-26 JP JP4316988A patent/JPH06163535A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08236713A (ja) * | 1994-12-22 | 1996-09-13 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
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| US6608356B1 (en) | 1996-07-12 | 2003-08-19 | Kabushiki Kaisha Toshiba | Semiconductor device using damascene technique and manufacturing method therefor |
| US6977228B2 (en) | 1996-07-12 | 2005-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device using damascene technique and manufacturing method therefor |
| KR100310565B1 (ko) * | 1997-02-27 | 2002-05-09 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치의제조방법및반도체장치 |
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| US6258708B1 (en) | 1997-03-14 | 2001-07-10 | Nec Corporation | Method of fabricating gate contact pods, load lines and wiring structures using a minimum number of etching steps |
| WO1998045876A1 (en) * | 1997-04-10 | 1998-10-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| KR100755911B1 (ko) * | 1997-04-10 | 2007-09-06 | 엘피다 메모리 가부시키가이샤 | 반도체 집적회로장치 및 그 제조방법 |
| KR100578120B1 (ko) * | 1999-09-13 | 2006-05-10 | 삼성전자주식회사 | 신뢰성 있는 비트라인 콘택 구조 및 이를 형성하는 방법 |
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