JPH05275699A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JPH05275699A JPH05275699A JP6682592A JP6682592A JPH05275699A JP H05275699 A JPH05275699 A JP H05275699A JP 6682592 A JP6682592 A JP 6682592A JP 6682592 A JP6682592 A JP 6682592A JP H05275699 A JPH05275699 A JP H05275699A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- region
- hydrogen
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【構成】 本発明の薄膜トランジスタは、多結晶シリコ
ンを主体として成るチャネル領域２３、ソース領域２
５、ドレイン領域２７を備え、各領域に水素もしくはハ
ロゲンの少なくとも１つが連続的に５×１０19／cm3 以
上の濃度で存在している。 【効果】 本発明によれば、膜中のミッドギャップ中の
欠陥準位を消滅させ、薄膜トランジスタの蓄積側でのド
レイン電流（ＩD ）を防止することができ、また容易に
製造することができる。
ンを主体として成るチャネル領域２３、ソース領域２
５、ドレイン領域２７を備え、各領域に水素もしくはハ
ロゲンの少なくとも１つが連続的に５×１０19／cm3 以
上の濃度で存在している。 【効果】 本発明によれば、膜中のミッドギャップ中の
欠陥準位を消滅させ、薄膜トランジスタの蓄積側でのド
レイン電流（ＩD ）を防止することができ、また容易に
製造することができる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに係
り、特に多結晶シリコン膜が用いられて成る薄膜トラン
ジスタおよびその製造方法に関する。
り、特に多結晶シリコン膜が用いられて成る薄膜トラン
ジスタおよびその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、読取り装置、感熱
印字装置、液晶表示装置等の駆動回路素子として、ある
いは液晶表示装置の画素選択スイッチとして種々利用さ
れている。特に、活性層に多結晶シリコンが用いられて
成る薄膜トランジスタは高速応答が可能であることか
ら、近年では注目を集めている。そこでｎチャンネル薄
膜トランジスタを例にとり説明する。
印字装置、液晶表示装置等の駆動回路素子として、ある
いは液晶表示装置の画素選択スイッチとして種々利用さ
れている。特に、活性層に多結晶シリコンが用いられて
成る薄膜トランジスタは高速応答が可能であることか
ら、近年では注目を集めている。そこでｎチャンネル薄
膜トランジスタを例にとり説明する。
【０００３】この活性層は、シラン（ＳｉＨ4 ）ガスの
減圧熱化学気相法（ＬＰ−ＣＶＤ)から成る多結晶シリ
コンで構成されている。そして、この活性層に不純物と
して例えばリン（Ｐ）がドープされてソース領域，ドレ
イン領域が構成されている。そして、これらソース領
域，ドレイン領域にはアルミ（Ａｌ）電極が接続されて
いる。
減圧熱化学気相法（ＬＰ−ＣＶＤ)から成る多結晶シリ
コンで構成されている。そして、この活性層に不純物と
して例えばリン（Ｐ）がドープされてソース領域，ドレ
イン領域が構成されている。そして、これらソース領
域，ドレイン領域にはアルミ（Ａｌ）電極が接続されて
いる。
【０００４】また、ソース領域とドレイン領域との間に
はチャネル領域が形成され、このチャネル領域上には多
結晶シリコン膜がアニールされて成る絶縁膜を介してゲ
ート電極が設置されて薄膜トランジスタは構成されてい
る。
はチャネル領域が形成され、このチャネル領域上には多
結晶シリコン膜がアニールされて成る絶縁膜を介してゲ
ート電極が設置されて薄膜トランジスタは構成されてい
る。
【０００５】
【発明が解決しようとする課題】ところで、上述したｎ
チャネル薄膜トランジスタでは、ゲート電極に正の電圧
を印加すると、チャネル領域に反転層が形成され、ドレ
イン電流（ＩD ）が流れることとなる。しかし、従来の
薄膜トランジスタでは、ゲート電極に負の電圧を印加し
てもドレイン電流（ＩD ）が流れていた。このような薄
膜トランジスタの蓄積側でのドレイン電流（ＩD ）の発
生は、次のような問題を引き起こしてしまう。
チャネル薄膜トランジスタでは、ゲート電極に正の電圧
を印加すると、チャネル領域に反転層が形成され、ドレ
イン電流（ＩD ）が流れることとなる。しかし、従来の
薄膜トランジスタでは、ゲート電極に負の電圧を印加し
てもドレイン電流（ＩD ）が流れていた。このような薄
膜トランジスタの蓄積側でのドレイン電流（ＩD ）の発
生は、次のような問題を引き起こしてしまう。
【０００６】通常のエンハンスメント型のトランジスタ
ではゲート電圧が０（Ｖ）以下ではトランジスタはＯＦ
Ｆとしてあつかわれるが、この時にドレイン電流（ＩD
）が流れると、トランジスタのＯＮ／ＯＦＦ比を劣化
させてしまう。
ではゲート電圧が０（Ｖ）以下ではトランジスタはＯＦ
Ｆとしてあつかわれるが、この時にドレイン電流（ＩD
）が流れると、トランジスタのＯＮ／ＯＦＦ比を劣化
させてしまう。
【０００７】特に液晶パネル等に用いられる場合、ゲー
ト電圧が０（Ｖ）以下ではドレイン電流（ＩD ）が流れ
ないことが画素電圧の変動を抑え、表示品位を損なわな
いことから、必須の要件となっている。
ト電圧が０（Ｖ）以下ではドレイン電流（ＩD ）が流れ
ないことが画素電圧の変動を抑え、表示品位を損なわな
いことから、必須の要件となっている。
【０００８】そこで本発明は、上述した課題に鑑み成さ
れたもので、ゲート電圧の蓄積側でドレイン電流が流れ
ない薄膜トランジスタおよびその製造方法を提供するこ
とを目的としたものである。
れたもので、ゲート電圧の蓄積側でドレイン電流が流れ
ない薄膜トランジスタおよびその製造方法を提供するこ
とを目的としたものである。
【０００９】
【課題を解決するための手段】本発明の薄膜トランジス
タは、多結晶シリコンを主体として成るチャネル領域、
ソース領域、ドレイン領域を備え、各領域に水素もしく
はハロゲンの少なくとも１つが連続的に５×１０19／cm
3 以上の濃度で存在していることを特徴としたものであ
る。
タは、多結晶シリコンを主体として成るチャネル領域、
ソース領域、ドレイン領域を備え、各領域に水素もしく
はハロゲンの少なくとも１つが連続的に５×１０19／cm
3 以上の濃度で存在していることを特徴としたものであ
る。
【００１０】また、本発明の薄膜トランジスタの製造方
法は、多結晶シリコン膜上にゲート絶縁膜を形成する工
程と、多結晶シリコン膜の一部に不純物イオンを注入し
てソース領域、ドレイン領域、チャネル領域を形成する
工程と、ソース領域およびドレイン領域に水素もしくは
ハロゲンの少なくとも１つを添加する工程とを備えたこ
とを特徴としたものである。
法は、多結晶シリコン膜上にゲート絶縁膜を形成する工
程と、多結晶シリコン膜の一部に不純物イオンを注入し
てソース領域、ドレイン領域、チャネル領域を形成する
工程と、ソース領域およびドレイン領域に水素もしくは
ハロゲンの少なくとも１つを添加する工程とを備えたこ
とを特徴としたものである。
【００１１】
【作用】本発明者等が種々検討した結果、薄膜トランジ
スタの蓄積側でのドレイン電流（ＩD ）の発生の原因
は、多結晶シリコン膜中の未結合手に起因したトンネル
電流によるものと考えられる。
スタの蓄積側でのドレイン電流（ＩD ）の発生の原因
は、多結晶シリコン膜中の未結合手に起因したトンネル
電流によるものと考えられる。
【００１２】そこで、本発明は多結晶シリコン膜中の未
結合手を水素もしくはハロゲンの添加により旨く制御し
て、蓄積側でのドレイン電流（ＩD ）の発生を抑えるも
のである。
結合手を水素もしくはハロゲンの添加により旨く制御し
て、蓄積側でのドレイン電流（ＩD ）の発生を抑えるも
のである。
【００１３】本発明の薄膜トランジスタによれば、多結
晶シリコン膜を主体としたソース領域，ドレイン領域お
よびチャネル領域に水素もしくはハロゲンが５×１０19
／cm3 以上の濃度で存在しているため、膜中の欠陥が解
消されドレイン電流が十分に低減される。
晶シリコン膜を主体としたソース領域，ドレイン領域お
よびチャネル領域に水素もしくはハロゲンが５×１０19
／cm3 以上の濃度で存在しているため、膜中の欠陥が解
消されドレイン電流が十分に低減される。
【００１４】この、水素もしくはハロゲンの濃度として
は、特に好ましくは１×１０17／cm3 以上、１×１０21
／cm3 以下とすると良い。１×１０21／cm3 ／cm3 より
も過度に水素もしくはハロゲンが存在していると欠陥の
解消に寄与せず、逆にｎ型の不純物となる恐れがある。
は、特に好ましくは１×１０17／cm3 以上、１×１０21
／cm3 以下とすると良い。１×１０21／cm3 ／cm3 より
も過度に水素もしくはハロゲンが存在していると欠陥の
解消に寄与せず、逆にｎ型の不純物となる恐れがある。
【００１５】
【実施例】以下、本発明の一実施例のｎチャンネル薄膜
トランジスタを例にとり、図面を参照して説明する。
トランジスタを例にとり、図面を参照して説明する。
【００１６】図１は本実施例の薄膜トランジスタ(1) の
概略断面図を示すものである。この薄膜トランジスタ
(1) は、石英基板から成る絶縁基板(11)上に多結晶シリ
コン膜(21)が設置されている。
概略断面図を示すものである。この薄膜トランジスタ
(1) は、石英基板から成る絶縁基板(11)上に多結晶シリ
コン膜(21)が設置されている。
【００１７】多結晶シリコン膜(21)は、リン（Ｐ）イオ
ンが注入されて成るソース領域(25)，ドレイン領域(27)
を備え、このソース領域(25)とドレイン領域(27)との間
にチャネル領域(23)を備えている。
ンが注入されて成るソース領域(25)，ドレイン領域(27)
を備え、このソース領域(25)とドレイン領域(27)との間
にチャネル領域(23)を備えている。
【００１８】そして、チャネル領域(23)上にはゲート絶
縁膜(31)を介して、リン（Ｐ）イオンが注入されて成る
多結晶シリコン膜がゲート電極(41)として設置されてい
る。更に、この上に保護膜(51)が設置されており、保護
膜(51)にはソース領域(25)およびドレイン領域(27)をそ
れぞれ外部と接続するためのコンタクトホール(55)，(5
7)が設けられている。
縁膜(31)を介して、リン（Ｐ）イオンが注入されて成る
多結晶シリコン膜がゲート電極(41)として設置されてい
る。更に、この上に保護膜(51)が設置されており、保護
膜(51)にはソース領域(25)およびドレイン領域(27)をそ
れぞれ外部と接続するためのコンタクトホール(55)，(5
7)が設けられている。
【００１９】そして、ソース領域(25)，ドレイン領域(2
7)は、コンタクトホール(55)，(57)を介して、アルミニ
ウム（Ａｌ）から成る配線(65)，(67)によって外部と接
続されている。次に、図２を参照して本実施例の薄膜ト
ランジスタ(1) の製造方法について説明する。
7)は、コンタクトホール(55)，(57)を介して、アルミニ
ウム（Ａｌ）から成る配線(65)，(67)によって外部と接
続されている。次に、図２を参照して本実施例の薄膜ト
ランジスタ(1) の製造方法について説明する。
【００２０】まず、図２（ａ）に示すように、石英基板
から成る絶縁基板(11)上に減圧化学気相蒸着法（ＬＰ−
ＣＶＤ）によって多結晶シリコン膜を成膜し、シリコン
（Ｓｉ）イオンを注入し、６００℃で４０時間熱処理し
て大粒径の多結晶シリコン膜(21)を形成した。
から成る絶縁基板(11)上に減圧化学気相蒸着法（ＬＰ−
ＣＶＤ）によって多結晶シリコン膜を成膜し、シリコン
（Ｓｉ）イオンを注入し、６００℃で４０時間熱処理し
て大粒径の多結晶シリコン膜(21)を形成した。
【００２１】ここで、薄膜トランジスタ(1) を形成する
領域と、それ以外の領域とを区分する素子分離を行うと
共に、必要に応じてシャロードーピングにより、しきい
値電圧制御を行うと良い。
領域と、それ以外の領域とを区分する素子分離を行うと
共に、必要に応じてシャロードーピングにより、しきい
値電圧制御を行うと良い。
【００２２】次に、図２（ｂ）に示すように、塩酸酸化
によりゲート絶縁膜(31)を形成すると共に、このゲート
絶縁膜(31)上に多結晶シリコン膜を形成し、リン（Ｐ）
イオンを注入して低抵抗化してゲート電極(41)を構成し
た。
によりゲート絶縁膜(31)を形成すると共に、このゲート
絶縁膜(31)上に多結晶シリコン膜を形成し、リン（Ｐ）
イオンを注入して低抵抗化してゲート電極(41)を構成し
た。
【００２３】そして、図２（ｃ）に示すように、ゲート
電極(41)をマスクとしてヒ素（Ａｓ）イオンをイオンイ
ンプランターによって注入して、多結晶シリコン膜(21)
にソース領域(25)，ドレイン領域(27)およびチャネル領
域(23)を形成した。この時のイオンの注入条件は、加速
電圧６０KeV ，ドーズ量は５×１０15／cm2 とした。
電極(41)をマスクとしてヒ素（Ａｓ）イオンをイオンイ
ンプランターによって注入して、多結晶シリコン膜(21)
にソース領域(25)，ドレイン領域(27)およびチャネル領
域(23)を形成した。この時のイオンの注入条件は、加速
電圧６０KeV ，ドーズ量は５×１０15／cm2 とした。
【００２４】この後、図２（ｄ）に示すように保護膜(5
1)を形成し、ソース領域(25)，ドレイン領域(27)へのコ
ンタクトホール(55)，(57)を形成した。そして、水素
（Ｈ）イオンをイオン打込みで注入した。
1)を形成し、ソース領域(25)，ドレイン領域(27)へのコ
ンタクトホール(55)，(57)を形成した。そして、水素
（Ｈ）イオンをイオン打込みで注入した。
【００２５】この時の注入条件は、加速電圧１０KeV ，
ドーズ量は膜中濃度が５×１０19／cm3 以上となるよう
に設定した。例えば、チャネル長（Ｌ）／チャネル幅
（Ｗ）＝１０／１０（μm ），ソース・ドレイン面積が
１０×１０μｍ2 では、ドーズ量はほぼ１０17／ｃｍ2
となった。このドーズ量はＥＳＲで測定される１０18／
ｃｍ3 程度の非晶質シリコンの未結合手全てを結合させ
るものである。
ドーズ量は膜中濃度が５×１０19／cm3 以上となるよう
に設定した。例えば、チャネル長（Ｌ）／チャネル幅
（Ｗ）＝１０／１０（μm ），ソース・ドレイン面積が
１０×１０μｍ2 では、ドーズ量はほぼ１０17／ｃｍ2
となった。このドーズ量はＥＳＲで測定される１０18／
ｃｍ3 程度の非晶質シリコンの未結合手全てを結合させ
るものである。
【００２６】この後、図２（ｅ）に示すように配線(6
5),(67) を形成し、３５０℃でアニールして膜中の水素
（Ｈ）を全体に旨く拡散させた。このアニール温度とし
ては、２００℃以上、４００℃以下程度が特に好まし
い。
5),(67) を形成し、３５０℃でアニールして膜中の水素
（Ｈ）を全体に旨く拡散させた。このアニール温度とし
ては、２００℃以上、４００℃以下程度が特に好まし
い。
【００２７】本実施例の薄膜トランジスタ(1) のチャネ
ル領域（23）の水素濃度はＳＩＭＳ（Secondary Ion Mi
croScopy）により測定したところ、５×１０19／cm3 で
あり、ソース領域(25)，ドレイン領域(27)の水素濃度を
測定することにより連続して拡散されていることが確認
された。
ル領域（23）の水素濃度はＳＩＭＳ（Secondary Ion Mi
croScopy）により測定したところ、５×１０19／cm3 で
あり、ソース領域(25)，ドレイン領域(27)の水素濃度を
測定することにより連続して拡散されていることが確認
された。
【００２８】図３は、縦軸にドレイン電流（ＩD ）をと
り、横軸にゲート電圧（ＶG ）をとり示したもので、図
中曲線（ａ）は本実施例の薄膜トランジスタ(1) を、図
中曲線（ｂ）は水素（Ｈ）イオンが注入されていない従
来の薄膜トランジスタのソース・ドレイン間電圧が０．
０５Ｖの時のＶG −ＩD 特性を示している。この図か
ら、本実施例の薄膜トランジスタ（１）は従来に比べて
蓄積側でのドレイン電流（ＩD ）が著しく減少している
ことがわかる。
り、横軸にゲート電圧（ＶG ）をとり示したもので、図
中曲線（ａ）は本実施例の薄膜トランジスタ(1) を、図
中曲線（ｂ）は水素（Ｈ）イオンが注入されていない従
来の薄膜トランジスタのソース・ドレイン間電圧が０．
０５Ｖの時のＶG −ＩD 特性を示している。この図か
ら、本実施例の薄膜トランジスタ（１）は従来に比べて
蓄積側でのドレイン電流（ＩD ）が著しく減少している
ことがわかる。
【００２９】以上のように、本実施例の薄膜トランジス
タ(1) によれば、ソース領域(25)，ドレイン領域(27)に
水素（Ｈ）イオンが注入され、膜中の未結合手に水素
（Ｈ）イオンが作用して欠陥を消滅させ、ミッドギャッ
プ中の欠陥準位を消滅させている。
タ(1) によれば、ソース領域(25)，ドレイン領域(27)に
水素（Ｈ）イオンが注入され、膜中の未結合手に水素
（Ｈ）イオンが作用して欠陥を消滅させ、ミッドギャッ
プ中の欠陥準位を消滅させている。
【００３０】このため、蓄積側における欠陥を介しての
ドレイン電流（ＩD ）の発生を防止している。そして、
ソース領域(25)，ドレイン領域(27)内の（ｎ+ ）−
（ｐ）接合内の欠陥に有効に作用する。
ドレイン電流（ＩD ）の発生を防止している。そして、
ソース領域(25)，ドレイン領域(27)内の（ｎ+ ）−
（ｐ）接合内の欠陥に有効に作用する。
【００３１】尚、上述した実施例では、膜中の水素濃度
を旨く制御して欠陥準位を減少させたが、フッ素（Ｆ）
イオンを注入することにより制御しても良い。フッ素
（Ｆ）イオンは、シリコン（Ｓｉ）イオンとの結合にお
いて水素（Ｈ）よりも強固な結合が得られるため、より
安定な膜が得られる。また、フッ素（Ｆ）イオンの他に
も、他のハロゲン元素も用いることが可能である。
を旨く制御して欠陥準位を減少させたが、フッ素（Ｆ）
イオンを注入することにより制御しても良い。フッ素
（Ｆ）イオンは、シリコン（Ｓｉ）イオンとの結合にお
いて水素（Ｈ）よりも強固な結合が得られるため、より
安定な膜が得られる。また、フッ素（Ｆ）イオンの他に
も、他のハロゲン元素も用いることが可能である。
【００３２】本実施例の製造方法によれば、従来に比べ
て大幅に製造工程を増やすことなく、容易に膜中に水素
（Ｈ）イオンもしくはハロゲン元素を導入し、膜中のミ
ッドギャップ中の欠陥準位を消滅させることができる。
そして、特にその濃度を連続して変えることができるた
め薄膜トランジスタとしての特性も損なうことがなく、
非常に有効な方法である。
て大幅に製造工程を増やすことなく、容易に膜中に水素
（Ｈ）イオンもしくはハロゲン元素を導入し、膜中のミ
ッドギャップ中の欠陥準位を消滅させることができる。
そして、特にその濃度を連続して変えることができるた
め薄膜トランジスタとしての特性も損なうことがなく、
非常に有効な方法である。
【００３３】
【発明の効果】上述したように、本発明によれば、水素
もしくはハロゲンを膜中に旨く作用させることにより、
膜中のミッドギャップ中の欠陥準位を消滅させ、薄膜ト
ランジスタの蓄積側でのドレイン電流（ＩD ）を防止す
ることができる。そして、本発明の製造方法によれば、
容易に本発明の構造の薄膜トランジスタを得ることがで
きる。
もしくはハロゲンを膜中に旨く作用させることにより、
膜中のミッドギャップ中の欠陥準位を消滅させ、薄膜ト
ランジスタの蓄積側でのドレイン電流（ＩD ）を防止す
ることができる。そして、本発明の製造方法によれば、
容易に本発明の構造の薄膜トランジスタを得ることがで
きる。
【図面の簡単な説明】
【図１】図１は本発明の一実施例の薄膜トランジスタの
概略断面図である。
概略断面図である。
【図２】図２は、図１における薄膜トランジスタの製造
プロセスを示す図である。
プロセスを示す図である。
【図３】図３は、縦軸にドレイン電流（ＩD ）、横軸に
ゲート電圧（ＶG ）をとり、薄膜トランジスタのＶ−Ｉ
特性を示す図である。
ゲート電圧（ＶG ）をとり、薄膜トランジスタのＶ−Ｉ
特性を示す図である。
(1) …薄膜トランジスタ (21)…多結晶シリコン膜 (23)…チャネル領域 (25)…ソース領域 (27)…ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 弘喜 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (2)
- 【請求項１】 多結晶シリコンを主体として成るチャネ
ル領域、ソース領域、ドレイン領域を備えた薄膜トラン
ジスタにおいて、前記各領域に水素もしくはハロゲンの
少なくとも１つが連続的に５×１０19／cm3 以上の濃度
で存在していることを特徴とした薄膜トランジスタ。 - 【請求項２】 多結晶シリコン膜上にゲート絶縁膜を形
成する工程と、前記多結晶シリコン膜の一部に不純物イ
オンを注入してソース領域、ドレイン領域、チャネル領
域を形成する工程と、前記ソース領域およびドレイン領
域に水素もしくはハロゲンの少なくとも１つを添加する
工程とを備えたことを特徴とした薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6682592A JPH05275699A (ja) | 1992-03-25 | 1992-03-25 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6682592A JPH05275699A (ja) | 1992-03-25 | 1992-03-25 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275699A true JPH05275699A (ja) | 1993-10-22 |
Family
ID=13327004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6682592A Pending JPH05275699A (ja) | 1992-03-25 | 1992-03-25 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275699A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613613B2 (en) | 1994-08-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film type monolithic semiconductor device |
| US6750086B2 (en) | 1997-03-28 | 2004-06-15 | Sanyo Electric Co., Ltd. | Semiconductor device having a semiconductor thin film containing low concentration of unbound hydrogen atoms and method of manufacturing the same |
| CN104992899A (zh) * | 2015-06-09 | 2015-10-21 | 深圳市华星光电技术有限公司 | 多晶硅薄膜的制备方法及多晶硅tft结构 |
-
1992
- 1992-03-25 JP JP6682592A patent/JPH05275699A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613613B2 (en) | 1994-08-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film type monolithic semiconductor device |
| US6750086B2 (en) | 1997-03-28 | 2004-06-15 | Sanyo Electric Co., Ltd. | Semiconductor device having a semiconductor thin film containing low concentration of unbound hydrogen atoms and method of manufacturing the same |
| US7045818B2 (en) | 1997-03-28 | 2006-05-16 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same comprising thin film containing low concentration of hydrogen |
| CN104992899A (zh) * | 2015-06-09 | 2015-10-21 | 深圳市华星光电技术有限公司 | 多晶硅薄膜的制备方法及多晶硅tft结构 |
| US10204787B2 (en) | 2015-06-09 | 2019-02-12 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Manufacture method of polysilicon thin film and polysilicon TFT structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518102B1 (en) | Method for manufacturing transistor semiconductor devices with step of annealing to getter metal with phosphorous | |
| US20070249108A1 (en) | Thin film transistor having ldd structure | |
| JP2618199B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2764395B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4222966B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6259141B1 (en) | Insulated gate field effect semiconductor device and forming method thereof | |
| JPH06275650A (ja) | 電界効果トランジスタの製造方法 | |
| JPH06252170A (ja) | 薄膜トランジスタの製造方法 | |
| US6507072B2 (en) | Insulated gate field effect semiconductor device and forming method thereof | |
| JP3183256B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3036037B2 (ja) | 半導体装置の製造方法 | |
| JP3371631B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06163580A (ja) | 薄膜トランジスタの製造方法 | |
| US20020177264A1 (en) | Reducing threshold voltage roll-up/roll-off effect for MOSFETS | |
| JP2768202B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH07321336A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11238871A (ja) | 半導体装置 | |
| JP2001094108A (ja) | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 | |
| JP2973479B2 (ja) | 薄膜トランジスタ装置 | |
| JPH06188264A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0575126A (ja) | 薄膜トランジスタの製造方法 | |
| KR950008250B1 (ko) | 씨모스 제조방법 | |
| JPH07335895A (ja) | 半導体装置 | |
| JPH0837307A (ja) | 半導体装置の製造方法および液晶ディスプレイ | |
| JPH0555577A (ja) | 薄膜トランジスタの製造方法 |