JPH06275650A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH06275650A JPH06275650A JP5085798A JP8579893A JPH06275650A JP H06275650 A JPH06275650 A JP H06275650A JP 5085798 A JP5085798 A JP 5085798A JP 8579893 A JP8579893 A JP 8579893A JP H06275650 A JPH06275650 A JP H06275650A
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- channel tft
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Abstract
(57)【要約】
【目的】 ｎチャネルＦＥＴの意図しないディプリーシ
ョン型化による不良やｐチャネルＦＥＴのしきい値電圧
が負に大きくずれる不良を防止する。 【構成】 ｎチャネルＴＦＴのゲート絶縁膜６を形成し
た後に、酸素雰囲気中またはオゾン雰囲気中において１
０〜６００℃の温度で１０秒間以上アニールを行う。
ョン型化による不良やｐチャネルＦＥＴのしきい値電圧
が負に大きくずれる不良を防止する。 【構成】 ｎチャネルＴＦＴのゲート絶縁膜６を形成し
た後に、酸素雰囲気中またはオゾン雰囲気中において１
０〜６００℃の温度で１０秒間以上アニールを行う。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タの製造方法に関し、特に、薄膜トランジスタ（ＴＦ
Ｔ）の製造に適用して好適なものである。
タの製造方法に関し、特に、薄膜トランジスタ（ＴＦ
Ｔ）の製造に適用して好適なものである。
【０００２】
【従来の技術】ＴＦＴは例えばアクティブ・マトリクス
型の液晶ディスプレイにおける画素スイッチング素子な
どに用いられており、より高性能のものを得るべく研究
開発が活発に行われている。近年、安価なガラス基板の
使用を可能とすることなどを目的として、このＴＦＴの
製造プロセスの低温化が進められている。
型の液晶ディスプレイにおける画素スイッチング素子な
どに用いられており、より高性能のものを得るべく研究
開発が活発に行われている。近年、安価なガラス基板の
使用を可能とすることなどを目的として、このＴＦＴの
製造プロセスの低温化が進められている。
【０００３】
【発明が解決しようとする課題】しかしながら、ｎチャ
ネルＴＦＴを６００℃以下の低温プロセスで製造する場
合には、低温では良質のゲート絶縁膜（ＳｉＯ2 ) を作
製するのが困難であることから、能動層（活性層）とし
て不純物ドーピングを行っていない真性（ｉ型）の半導
体薄膜を形成しているにもかかわらず、ＭＩＳダイオー
ドのフラットバンド電圧が大きく負にずれて、本来なら
ばエンハンスメント型であるトランジスタ動作がディプ
リーション型になってしまうという不良が頻繁に発生す
る。また、ｐチャネルＴＦＴの場合には、しきい値電圧
Ｖthが負に大きくずれて、負のゲート電圧を印加しても
ターンオンしにくくなってしまうという不良が生じやす
くなる。これらの不良はいずれも、ゲート絶縁膜中の欠
陥や不純物に起因する正電荷が原因であると考えられる
が、通常行われている水素化などの処理法では解決され
ていない。
ネルＴＦＴを６００℃以下の低温プロセスで製造する場
合には、低温では良質のゲート絶縁膜（ＳｉＯ2 ) を作
製するのが困難であることから、能動層（活性層）とし
て不純物ドーピングを行っていない真性（ｉ型）の半導
体薄膜を形成しているにもかかわらず、ＭＩＳダイオー
ドのフラットバンド電圧が大きく負にずれて、本来なら
ばエンハンスメント型であるトランジスタ動作がディプ
リーション型になってしまうという不良が頻繁に発生す
る。また、ｐチャネルＴＦＴの場合には、しきい値電圧
Ｖthが負に大きくずれて、負のゲート電圧を印加しても
ターンオンしにくくなってしまうという不良が生じやす
くなる。これらの不良はいずれも、ゲート絶縁膜中の欠
陥や不純物に起因する正電荷が原因であると考えられる
が、通常行われている水素化などの処理法では解決され
ていない。
【０００４】従って、この発明の目的は、ゲート絶縁膜
中の欠陥や不純物に起因する正電荷を中性化することに
より、ｎチャネルＴＦＴなどのｎチャネル電界効果トラ
ンジスタの意図しないディプリーション型化による不良
やｐチャネルＴＦＴなどのｐチャネル電界効果トランジ
スタのしきい値電圧Ｖthが負に大きくずれる不良を防止
することができる電界効果トランジスタの製造方法を提
供することにある。
中の欠陥や不純物に起因する正電荷を中性化することに
より、ｎチャネルＴＦＴなどのｎチャネル電界効果トラ
ンジスタの意図しないディプリーション型化による不良
やｐチャネルＴＦＴなどのｐチャネル電界効果トランジ
スタのしきい値電圧Ｖthが負に大きくずれる不良を防止
することができる電界効果トランジスタの製造方法を提
供することにある。
【０００５】
【課題を解決するための手段】すでに述べたように、低
温プロセスで製造した場合にｎチャネルＴＦＴがディプ
リーション型化する不良やｐチャネルＴＦＴのしきい値
電圧Ｖthが負に大きくずれる不良はいずれも、ゲート絶
縁膜中の欠陥や不純物に起因する正電荷によるものと考
えられる。この不良の原因はｎチャネルＴＦＴおよびｐ
チャネルＴＦＴとも同じであるので、以下においてはｎ
チャネルＴＦＴについて説明する。
温プロセスで製造した場合にｎチャネルＴＦＴがディプ
リーション型化する不良やｐチャネルＴＦＴのしきい値
電圧Ｖthが負に大きくずれる不良はいずれも、ゲート絶
縁膜中の欠陥や不純物に起因する正電荷によるものと考
えられる。この不良の原因はｎチャネルＴＦＴおよびｐ
チャネルＴＦＴとも同じであるので、以下においてはｎ
チャネルＴＦＴについて説明する。
【０００６】ゲート絶縁膜中の正電荷は、イオン化しや
すいＮａなどのアルカリ金属その他の不純物が陽イオン
となったもの、水素原子あるいは水素分子がＨ+ やＨ2
+ として働くもの、ＳｉＯ2 中の電気陰性度の高い酸素
原子が欠落してそれによる空孔ＶＯ+ が正に弱帯電して
安定化するために生ずるものなどであることが一般的に
知られている。
すいＮａなどのアルカリ金属その他の不純物が陽イオン
となったもの、水素原子あるいは水素分子がＨ+ やＨ2
+ として働くもの、ＳｉＯ2 中の電気陰性度の高い酸素
原子が欠落してそれによる空孔ＶＯ+ が正に弱帯電して
安定化するために生ずるものなどであることが一般的に
知られている。
【０００７】本発明者は、酸化性の強い酸素原子が固体
中で負に帯電して安定化しやすい性質を持つことに注目
し、その性質を利用することにより、ＴＦＴのチャネル
部に正電圧を印加する原因となっている上記のＳｉＯ2
中の正電荷を中性化（不動態化）させる反応を引き起こ
すことができることを見出した。すなわち、模式的には ２Ｎａ+ ＋Ｏ- →Ｎａ2 Ｏ （１） Ｈ2 + ＋Ｏ- →Ｈ2 Ｏ （２） ＶＯ+ （ＳｉＯ）＋Ｏ- →ＳｉＯ2 （３） などと書かれる反応を引き起こすことによって、ゲート
絶縁膜中の正電荷を中性化することができる。これによ
って、ＭＩＳダイオードのフラットバンド電圧は０Ｖに
近づき、ｎチャネルＴＦＴの動作はディプリーション型
からエンハンスメント型に変わってゆく。
中で負に帯電して安定化しやすい性質を持つことに注目
し、その性質を利用することにより、ＴＦＴのチャネル
部に正電圧を印加する原因となっている上記のＳｉＯ2
中の正電荷を中性化（不動態化）させる反応を引き起こ
すことができることを見出した。すなわち、模式的には ２Ｎａ+ ＋Ｏ- →Ｎａ2 Ｏ （１） Ｈ2 + ＋Ｏ- →Ｈ2 Ｏ （２） ＶＯ+ （ＳｉＯ）＋Ｏ- →ＳｉＯ2 （３） などと書かれる反応を引き起こすことによって、ゲート
絶縁膜中の正電荷を中性化することができる。これによ
って、ＭＩＳダイオードのフラットバンド電圧は０Ｖに
近づき、ｎチャネルＴＦＴの動作はディプリーション型
からエンハンスメント型に変わってゆく。
【０００８】特に、（３）式のように酸素空孔ＶＯ+ に
対する作用である場合は、明らかにゲート絶縁膜の膜質
改善効果があり、これが素子特性改善につながる。
対する作用である場合は、明らかにゲート絶縁膜の膜質
改善効果があり、これが素子特性改善につながる。
【０００９】ゲート絶縁膜中の正電荷の中性化に酸化性
雰囲気が効果的であることは、次の実験結果からも明ら
かである。すなわち、図１４は製造直後のｎチャネルＴ
ＦＴのドレイン電流（ＩD ）−ゲート電圧（ＶG ）特性
の測定結果を示し、図１５はこのｎチャネルＴＦＴに対
して真空中において３００℃で１時間アニールを行った
後のＩD −ＶG 特性の測定結果を示し、図１６はその後
にさらに３００℃で１時間水素プラズマ処理を行った後
のＩD −ＶG 特性の測定結果を示す。ただし、これらの
ＩD −ＶG 特性の測定に当たってはドレイン電圧ＶD ＝
５Ｖとした（以下同様）。また、このｎチャネルＴＦＴ
の能動層は多結晶Ｓｉ薄膜により形成した。図１４に示
すように、アニールを行う前のｎチャネルＴＦＴはディ
プリーション型であるが、図１５からわかるように、こ
のディプリーション型特性の改善は真空中アニールでは
あまり効果がない。また、図１６からわかるように、水
素の還元性雰囲気中アニールではかえってディプリーシ
ョン型化の度合いが大きくなってしまう。
雰囲気が効果的であることは、次の実験結果からも明ら
かである。すなわち、図１４は製造直後のｎチャネルＴ
ＦＴのドレイン電流（ＩD ）−ゲート電圧（ＶG ）特性
の測定結果を示し、図１５はこのｎチャネルＴＦＴに対
して真空中において３００℃で１時間アニールを行った
後のＩD −ＶG 特性の測定結果を示し、図１６はその後
にさらに３００℃で１時間水素プラズマ処理を行った後
のＩD −ＶG 特性の測定結果を示す。ただし、これらの
ＩD −ＶG 特性の測定に当たってはドレイン電圧ＶD ＝
５Ｖとした（以下同様）。また、このｎチャネルＴＦＴ
の能動層は多結晶Ｓｉ薄膜により形成した。図１４に示
すように、アニールを行う前のｎチャネルＴＦＴはディ
プリーション型であるが、図１５からわかるように、こ
のディプリーション型特性の改善は真空中アニールでは
あまり効果がない。また、図１６からわかるように、水
素の還元性雰囲気中アニールではかえってディプリーシ
ョン型化の度合いが大きくなってしまう。
【００１０】以上のようなゲート絶縁膜中の正電荷の中
性化の効果は、酸素の代わりに、やはり酸化性が高いオ
ゾン、さらにはフッ素のようなハロゲンガスを用いても
得ることができる。また、ゲート絶縁膜がＳｉＯ2 膜で
ある場合ばかりでなく、ゲート絶縁膜が例えばＳｉＮx
膜やＳｉＯＮ膜、さらにはこれらの積層膜超格子であっ
ても、同様の効果を得ることができる。
性化の効果は、酸素の代わりに、やはり酸化性が高いオ
ゾン、さらにはフッ素のようなハロゲンガスを用いても
得ることができる。また、ゲート絶縁膜がＳｉＯ2 膜で
ある場合ばかりでなく、ゲート絶縁膜が例えばＳｉＮx
膜やＳｉＯＮ膜、さらにはこれらの積層膜超格子であっ
ても、同様の効果を得ることができる。
【００１１】この発明は、本発明者による上記検討に基
づいて案出されたものである。
づいて案出されたものである。
【００１２】すなわち、上記目的を達成するために、こ
の発明の第１の発明による電界効果トランジスタの製造
方法は、ゲート絶縁膜（６）を形成した後に酸化性雰囲
気中で１０秒間以上熱処理を行う工程を含むことを特徴
とするものである。
の発明の第１の発明による電界効果トランジスタの製造
方法は、ゲート絶縁膜（６）を形成した後に酸化性雰囲
気中で１０秒間以上熱処理を行う工程を含むことを特徴
とするものである。
【００１３】この発明の第２の発明による電界効果トラ
ンジスタの製造方法は、この発明の第１の発明による電
界効果トランジスタの製造方法において、酸化性雰囲気
は酸素を含む雰囲気であることを特徴とするものであ
る。
ンジスタの製造方法は、この発明の第１の発明による電
界効果トランジスタの製造方法において、酸化性雰囲気
は酸素を含む雰囲気であることを特徴とするものであ
る。
【００１４】この発明の第３の発明による電界効果トラ
ンジスタの製造方法は、この発明の第２の発明による電
界効果トランジスタの製造方法において、酸素を含む雰
囲気は大気であることを特徴とするものである。
ンジスタの製造方法は、この発明の第２の発明による電
界効果トランジスタの製造方法において、酸素を含む雰
囲気は大気であることを特徴とするものである。
【００１５】この発明の第４の発明による電界効果トラ
ンジスタの製造方法は、この発明の第１の発明による電
界効果トランジスタの製造方法において、酸化性雰囲気
はオゾンを含む雰囲気であることを特徴とするものであ
る。
ンジスタの製造方法は、この発明の第１の発明による電
界効果トランジスタの製造方法において、酸化性雰囲気
はオゾンを含む雰囲気であることを特徴とするものであ
る。
【００１６】この発明の第５の発明による電界効果トラ
ンジスタの製造方法は、この発明の第１の発明、第２の
発明、第３の発明または第４の発明による電界効果トラ
ンジスタの製造方法において、熱処理の温度は１０℃以
上６００℃以下であることを特徴とするものである。
ンジスタの製造方法は、この発明の第１の発明、第２の
発明、第３の発明または第４の発明による電界効果トラ
ンジスタの製造方法において、熱処理の温度は１０℃以
上６００℃以下であることを特徴とするものである。
【００１７】
【作用】この発明の第１の発明による電界効果トランジ
スタの製造方法によれば、ゲート絶縁膜（６）を形成し
た後に酸化性雰囲気中で１０秒間以上熱処理を行うよう
にしていることから、この酸化性雰囲気中での熱処理の
効果によりゲート絶縁膜（６）中の正電荷を中性化する
ことができる。これによって、ｎチャネルＴＦＴなどの
ｎチャネル電界効果トランジスタの意図しないディプリ
ーション型化による不良やｐチャネルＴＦＴなどのｐチ
ャネル電界効果トランジスタのしきい値電圧Ｖthが負に
大きくずれる不良を防止することができる。また、この
ようにｎチャネルＴＦＴなどのｎチャネル電界効果トラ
ンジスタおよびｐチャネルＴＦＴなどのｐチャネル電界
効果トランジスタの動作が一挙に改善されることによ
り、ＣＭＯＳ回路を容易に作製することができる。
スタの製造方法によれば、ゲート絶縁膜（６）を形成し
た後に酸化性雰囲気中で１０秒間以上熱処理を行うよう
にしていることから、この酸化性雰囲気中での熱処理の
効果によりゲート絶縁膜（６）中の正電荷を中性化する
ことができる。これによって、ｎチャネルＴＦＴなどの
ｎチャネル電界効果トランジスタの意図しないディプリ
ーション型化による不良やｐチャネルＴＦＴなどのｐチ
ャネル電界効果トランジスタのしきい値電圧Ｖthが負に
大きくずれる不良を防止することができる。また、この
ようにｎチャネルＴＦＴなどのｎチャネル電界効果トラ
ンジスタおよびｐチャネルＴＦＴなどのｐチャネル電界
効果トランジスタの動作が一挙に改善されることによ
り、ＣＭＯＳ回路を容易に作製することができる。
【００１８】この発明の第２の発明による電界効果トラ
ンジスタの製造方法によれば、酸化性雰囲気が高い酸化
性を有する酸素を含む雰囲気であることにより、ゲート
絶縁膜中の正電荷の中性化を効果的に行うことができ、
これによってｎチャネル電界効果トランジスタの意図し
ないディプリーション型化による不良やｐチャネル電界
効果トランジスタのしきい値電圧Ｖthが負に大きくずれ
る不良を有効に防止することができる。
ンジスタの製造方法によれば、酸化性雰囲気が高い酸化
性を有する酸素を含む雰囲気であることにより、ゲート
絶縁膜中の正電荷の中性化を効果的に行うことができ、
これによってｎチャネル電界効果トランジスタの意図し
ないディプリーション型化による不良やｐチャネル電界
効果トランジスタのしきい値電圧Ｖthが負に大きくずれ
る不良を有効に防止することができる。
【００１９】この発明の第３の発明による電界効果トラ
ンジスタの製造方法によれば、酸素を含む雰囲気が大気
であることにより、大気中に電界効果トランジスタを放
置するだけでゲート絶縁膜の中性化を行うことができ、
簡便である。
ンジスタの製造方法によれば、酸素を含む雰囲気が大気
であることにより、大気中に電界効果トランジスタを放
置するだけでゲート絶縁膜の中性化を行うことができ、
簡便である。
【００２０】この発明の第４の発明による電界効果トラ
ンジスタの製造方法によれば、酸化性雰囲気が高い酸化
性を有するオゾンを含む雰囲気であることにより、ゲー
ト絶縁膜中の正電荷の中性化を効果的に行うことがで
き、これによってｎチャネル電界効果トランジスタの意
図しないディプリーション型化による不良やｐチャネル
電界効果トランジスタのしきい値電圧Ｖthが負に大きく
ずれる不良を有効に防止することができる。
ンジスタの製造方法によれば、酸化性雰囲気が高い酸化
性を有するオゾンを含む雰囲気であることにより、ゲー
ト絶縁膜中の正電荷の中性化を効果的に行うことがで
き、これによってｎチャネル電界効果トランジスタの意
図しないディプリーション型化による不良やｐチャネル
電界効果トランジスタのしきい値電圧Ｖthが負に大きく
ずれる不良を有効に防止することができる。
【００２１】この発明の第５の発明による電界効果トラ
ンジスタの製造方法によれば、熱処理の温度が１０℃以
上６００℃以下であることにより、ゲート絶縁膜中の正
電荷の中性化を効果的かつ効率的に行うことができると
ともに、電界効果トランジスタの製造工程の低温プロセ
ス化にも適合する。
ンジスタの製造方法によれば、熱処理の温度が１０℃以
上６００℃以下であることにより、ゲート絶縁膜中の正
電荷の中性化を効果的かつ効率的に行うことができると
ともに、電界効果トランジスタの製造工程の低温プロセ
ス化にも適合する。
【００２２】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。
しながら説明する。
【００２３】図１はこの発明の第１実施例によるｎチャ
ネルＴＦＴの製造方法を示す。
ネルＴＦＴの製造方法を示す。
【００２４】この第１実施例においては、まず、図１Ａ
に示すように、例えばガラス基板のような基板１上に能
動層形成用のｉ型のＳｉ薄膜２を例えば熱ＣＶＤ法やプ
ラズマＣＶＤ法により形成した後、このｉ型のＳｉ薄膜
２にｎ型不純物を選択的にドーピングしてｉ型領域２ａ
およびｎ+ 型領域２ｂを形成する。ここで、Ｓｉ薄膜２
は、多結晶Ｓｉ薄膜や水素化アモルファスＳｉ（ａ−Ｓ
ｉ：Ｈ）薄膜などである。
に示すように、例えばガラス基板のような基板１上に能
動層形成用のｉ型のＳｉ薄膜２を例えば熱ＣＶＤ法やプ
ラズマＣＶＤ法により形成した後、このｉ型のＳｉ薄膜
２にｎ型不純物を選択的にドーピングしてｉ型領域２ａ
およびｎ+ 型領域２ｂを形成する。ここで、Ｓｉ薄膜２
は、多結晶Ｓｉ薄膜や水素化アモルファスＳｉ（ａ−Ｓ
ｉ：Ｈ）薄膜などである。
【００２５】次に、図１Ｂに示すように、Ｓｉ薄膜２を
所定形状にパターニングしてアイランド化する。図１Ｂ
中、符号３はｉ型のＳｉ薄膜から成る能動層、４、５は
ｎ+型のソース領域およびドレイン領域を示す。この
後、例えば熱ＣＶＤ法やプラズマＣＶＤ法により６００
℃以下の低温で例えばＳｉＯ2 膜から成るゲート絶縁膜
６を全面に形成する。
所定形状にパターニングしてアイランド化する。図１Ｂ
中、符号３はｉ型のＳｉ薄膜から成る能動層、４、５は
ｎ+型のソース領域およびドレイン領域を示す。この
後、例えば熱ＣＶＤ法やプラズマＣＶＤ法により６００
℃以下の低温で例えばＳｉＯ2 膜から成るゲート絶縁膜
６を全面に形成する。
【００２６】次に、図１Ｃに示すように、ゲート絶縁膜
６の所定部分をエッチング除去してコンタクトホールＣ
1 、Ｃ2 を形成した後、ゲート絶縁膜６上にゲート電極
７を形成するとともに、コンタクトホールＣ1 、Ｃ2 を
通じてそれぞれソース領域４およびドレイン領域５にコ
ンタクトするソース電極８およびドレイン電極９を形成
する。
６の所定部分をエッチング除去してコンタクトホールＣ
1 、Ｃ2 を形成した後、ゲート絶縁膜６上にゲート電極
７を形成するとともに、コンタクトホールＣ1 、Ｃ2 を
通じてそれぞれソース領域４およびドレイン領域５にコ
ンタクトするソース電極８およびドレイン電極９を形成
する。
【００２７】次に、図１Ｄに示すように、必要に応じて
基板加熱を行いながら、酸素雰囲気中において１０秒間
以上アニールを行う。この酸素雰囲気中アニールによっ
てゲート絶縁膜６中の正電荷が中性化され、後に詳述す
るような種々の効果が得られる。
基板加熱を行いながら、酸素雰囲気中において１０秒間
以上アニールを行う。この酸素雰囲気中アニールによっ
てゲート絶縁膜６中の正電荷が中性化され、後に詳述す
るような種々の効果が得られる。
【００２８】次に、図１Ｅに示すように、例えば熱ＣＶ
Ｄ法やプラズマＣＶＤ法により６００℃以下の低温で例
えばＳｉＮx 膜から成る層間絶縁膜１０を全面に形成し
た後、配線コンタクトのためのコンタクトホールの形成
を経て配線（図示せず）を形成し、目的とするｎチャネ
ルＴＦＴを完成させる。
Ｄ法やプラズマＣＶＤ法により６００℃以下の低温で例
えばＳｉＮx 膜から成る層間絶縁膜１０を全面に形成し
た後、配線コンタクトのためのコンタクトホールの形成
を経て配線（図示せず）を形成し、目的とするｎチャネ
ルＴＦＴを完成させる。
【００２９】上述の酸素雰囲気中アニールは、具体的に
は、酸素分圧が約２×１０4 Ｐａである大気中で行って
もよいし、試料を入れたチャンバーに例えば１０5 Ｐａ
以下の圧力に酸素を充填して行ってもよい。さらには、
例えば１０ｃｃｍから１０ｌｍ程度の流量の酸素気流に
試料を加熱しながら曝すことによりアニールを行っても
よい。
は、酸素分圧が約２×１０4 Ｐａである大気中で行って
もよいし、試料を入れたチャンバーに例えば１０5 Ｐａ
以下の圧力に酸素を充填して行ってもよい。さらには、
例えば１０ｃｃｍから１０ｌｍ程度の流量の酸素気流に
試料を加熱しながら曝すことによりアニールを行っても
よい。
【００３０】また、上述の酸素雰囲気中アニールの際の
基板加熱の方法は問わないが、例えば、基板サセプター
を抵抗型ヒーターで加熱しておく伝導型加熱でもよい
し、基板やサセプターが高誘電率材料から成るものであ
れば高周波誘導加熱でもよい。さらには、ＩＲ（赤外
線）ランプなどを用いる輻射型加熱でもよい。
基板加熱の方法は問わないが、例えば、基板サセプター
を抵抗型ヒーターで加熱しておく伝導型加熱でもよい
し、基板やサセプターが高誘電率材料から成るものであ
れば高周波誘導加熱でもよい。さらには、ＩＲ（赤外
線）ランプなどを用いる輻射型加熱でもよい。
【００３１】さらに、上述の酸素雰囲気中アニールの際
の基板の加熱温度については、例えば酸素雰囲気が大気
である場合、室温（約２０℃）においても酸化効果はあ
る。この室温での酸化効果は実験的に確認されている。
すなわち、図２はこの第１実施例において電極形成まで
行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定
結果の一例を示し、図３はこのｎチャネルＴＦＴに対し
て大気中において室温で２６日間エージングを行った後
のＩD −ＶG 特性の測定結果の一例を示す。ただし、こ
のｎチャネルＴＦＴの能動層３は多結晶Ｓｉ薄膜により
形成した。図２および図３を比較すればわかるように、
電極形成直後のｎチャネルＴＦＴはディプリーション型
であったが、大気中において室温で２６日間エージング
を行った後には、ディプリーション型からエンハンスメ
ント型に改善されている。すなわち、大気中に約１ヶ月
間放置するだけで、ｎチャネルＴＦＴをディプリーショ
ン型からエンハンスメント型に改善することができる。
の基板の加熱温度については、例えば酸素雰囲気が大気
である場合、室温（約２０℃）においても酸化効果はあ
る。この室温での酸化効果は実験的に確認されている。
すなわち、図２はこの第１実施例において電極形成まで
行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定
結果の一例を示し、図３はこのｎチャネルＴＦＴに対し
て大気中において室温で２６日間エージングを行った後
のＩD −ＶG 特性の測定結果の一例を示す。ただし、こ
のｎチャネルＴＦＴの能動層３は多結晶Ｓｉ薄膜により
形成した。図２および図３を比較すればわかるように、
電極形成直後のｎチャネルＴＦＴはディプリーション型
であったが、大気中において室温で２６日間エージング
を行った後には、ディプリーション型からエンハンスメ
ント型に改善されている。すなわち、大気中に約１ヶ月
間放置するだけで、ｎチャネルＴＦＴをディプリーショ
ン型からエンハンスメント型に改善することができる。
【００３２】このように、上述の酸素雰囲気中アニール
は室温で行っても酸化効果を得ることができるが、実際
には短時間で酸化効果を得るのが望ましい。より短時間
でこの酸化効果を得るためには、アニールを６００℃を
越えない範囲内の高温で行うのがよい。ただし、一般に
４００℃以上の温度では、能動層３として用いられてい
るＳｉ薄膜、例えばａ−Ｓｉ：Ｈ薄膜や多結晶Ｓｉ薄膜
における未結合手（いわゆるダングリング・ボンド）を
終端している水素原子の脱離が起こり、素子特性上支障
をきたすおそれがある。この場合、再び水素化を行うこ
とにより特性を回復させることができるが、その分だけ
工程は増すことになる。従って、このような場合には、
アニール温度は４００℃以下とするのが好ましい。
は室温で行っても酸化効果を得ることができるが、実際
には短時間で酸化効果を得るのが望ましい。より短時間
でこの酸化効果を得るためには、アニールを６００℃を
越えない範囲内の高温で行うのがよい。ただし、一般に
４００℃以上の温度では、能動層３として用いられてい
るＳｉ薄膜、例えばａ−Ｓｉ：Ｈ薄膜や多結晶Ｓｉ薄膜
における未結合手（いわゆるダングリング・ボンド）を
終端している水素原子の脱離が起こり、素子特性上支障
をきたすおそれがある。この場合、再び水素化を行うこ
とにより特性を回復させることができるが、その分だけ
工程は増すことになる。従って、このような場合には、
アニール温度は４００℃以下とするのが好ましい。
【００３３】図４はこの第１実施例において電極形成ま
で行った、図２および図３にＩD −ＶG 特性を示したも
のとは別のｎチャネルＴＦＴのＩD −ＶG 特性の測定結
果の一例を示し、図５はこのｎチャネルＴＦＴに対して
大気中において３００℃で２０分間アニールを行った後
のＩD −ＶG 特性の測定結果の一例を示す。図４および
図５を比較すればわかるように、大気中において３００
℃で２０分間アニールを行った後には、電極形成直後と
比較してオフ電圧が０Ｖに近づくのみならず、オフ電流
の低下、オン電流の増大、さらにはキャリア移動度の増
大も起きる。さらに、いわゆるサブスレッショルド・ス
イング（subthreshold swing）値も低下しており、これ
よりゲート絶縁膜６と能動層３との界面、すなわちＳｉ
Ｏ2 ／Ｓｉ界面における界面凖位密度が低下しており、
ＳｉＯ2 ／Ｓｉ界面特性が向上していることがわかる。
これは、ＴＦＴ集積回路の高速動作化にも寄与するもの
である。また、上述の酸素雰囲気中アニールは、ディプ
リーション型化の度合いがあまり大きくないｎチャネル
ＴＦＴに対しては、しきい値電圧Ｖthの低下の効果もあ
る。さらにまた、図４および図５を比較すればわかるよ
うに、ゲートのリーク電流ＩG の抑制効果もあり、明ら
かにこの酸素雰囲気中アニールによるゲート絶縁膜６の
改質効果が認められており、膜質は向上している。この
ため、素子の高耐圧化および特性の安定化を図ることが
でき、ホットエレクトロンによる劣化の抑制効果も得る
ことができる。
で行った、図２および図３にＩD −ＶG 特性を示したも
のとは別のｎチャネルＴＦＴのＩD −ＶG 特性の測定結
果の一例を示し、図５はこのｎチャネルＴＦＴに対して
大気中において３００℃で２０分間アニールを行った後
のＩD −ＶG 特性の測定結果の一例を示す。図４および
図５を比較すればわかるように、大気中において３００
℃で２０分間アニールを行った後には、電極形成直後と
比較してオフ電圧が０Ｖに近づくのみならず、オフ電流
の低下、オン電流の増大、さらにはキャリア移動度の増
大も起きる。さらに、いわゆるサブスレッショルド・ス
イング（subthreshold swing）値も低下しており、これ
よりゲート絶縁膜６と能動層３との界面、すなわちＳｉ
Ｏ2 ／Ｓｉ界面における界面凖位密度が低下しており、
ＳｉＯ2 ／Ｓｉ界面特性が向上していることがわかる。
これは、ＴＦＴ集積回路の高速動作化にも寄与するもの
である。また、上述の酸素雰囲気中アニールは、ディプ
リーション型化の度合いがあまり大きくないｎチャネル
ＴＦＴに対しては、しきい値電圧Ｖthの低下の効果もあ
る。さらにまた、図４および図５を比較すればわかるよ
うに、ゲートのリーク電流ＩG の抑制効果もあり、明ら
かにこの酸素雰囲気中アニールによるゲート絶縁膜６の
改質効果が認められており、膜質は向上している。この
ため、素子の高耐圧化および特性の安定化を図ることが
でき、ホットエレクトロンによる劣化の抑制効果も得る
ことができる。
【００３４】図６および図７はこの第１実施例において
電極形成まで行った後に大気中において３００℃でそれ
ぞれ１時間および２時間アニールを行ったｎチャネルＴ
ＦＴのＩD −ＶG 特性の測定結果の一例を示す。図６お
よび図７を例えば図４と比較すればわかるように、サブ
スレッショルド・スイング値、オフ電流およびしきい値
電圧Ｖthとも低下している。しきい値電圧Ｖthについて
は、アニールを行う前には５．７５Ｖであったものが、
４．７２Ｖに低下した。また、ゲート電圧ＶG＝１５Ｖ
でのドレイン電流ＩD は、アニールを行う前には０．９
８３ｍＡであったものが、アニールを行った後には１．
３５ｍＡに増大した。この結果、電子の移動度μは、ア
ニールを行う前には１０３ｃｍ2 ／Ｖ・ｓであったもの
が、アニールを行った後には１２８ｃｍ2 ／Ｖ・ｓに増
大した。これらの測定結果から、ゲート絶縁膜６を形成
した後の酸素雰囲気中アニールにより、ゲート絶縁膜６
と能動層３との界面、すなわちＳｉＯ2 ／Ｓｉ界面の界
面特性の向上を図ることができることがわかる。
電極形成まで行った後に大気中において３００℃でそれ
ぞれ１時間および２時間アニールを行ったｎチャネルＴ
ＦＴのＩD −ＶG 特性の測定結果の一例を示す。図６お
よび図７を例えば図４と比較すればわかるように、サブ
スレッショルド・スイング値、オフ電流およびしきい値
電圧Ｖthとも低下している。しきい値電圧Ｖthについて
は、アニールを行う前には５．７５Ｖであったものが、
４．７２Ｖに低下した。また、ゲート電圧ＶG＝１５Ｖ
でのドレイン電流ＩD は、アニールを行う前には０．９
８３ｍＡであったものが、アニールを行った後には１．
３５ｍＡに増大した。この結果、電子の移動度μは、ア
ニールを行う前には１０３ｃｍ2 ／Ｖ・ｓであったもの
が、アニールを行った後には１２８ｃｍ2 ／Ｖ・ｓに増
大した。これらの測定結果から、ゲート絶縁膜６を形成
した後の酸素雰囲気中アニールにより、ゲート絶縁膜６
と能動層３との界面、すなわちＳｉＯ2 ／Ｓｉ界面の界
面特性の向上を図ることができることがわかる。
【００３５】図８および図９は同一ウエハー内の互いに
異なる三つの場所における三つのｎチャネルＴＦＴにつ
いてのＩD −ＶG 特性の測定結果の一例を示し、図８は
この第１実施例において電極形成まで行った直後の測定
結果、図９はこれらのｎチャネルＴＦＴに対して大気中
において３００℃で２０分間アニールを行った後の測定
結果である。図８および図９を比較すればわかるよう
に、酸素雰囲気中アニールを行う前には、ゲート絶縁膜
６を低温で形成したことによるＳｉＯ2 中の欠陥や不純
物の不均一分布のためにウエハー内で素子特性のばらつ
きがあるが、大気中において３００℃で２０分間アニー
ルを行った後には、ＳｉＯ2 中の欠陥の低減によってウ
エハー内での素子特性のばらつきが低減されている。こ
れはＴＦＴの集積化を容易にする効果をもたらす。
異なる三つの場所における三つのｎチャネルＴＦＴにつ
いてのＩD −ＶG 特性の測定結果の一例を示し、図８は
この第１実施例において電極形成まで行った直後の測定
結果、図９はこれらのｎチャネルＴＦＴに対して大気中
において３００℃で２０分間アニールを行った後の測定
結果である。図８および図９を比較すればわかるよう
に、酸素雰囲気中アニールを行う前には、ゲート絶縁膜
６を低温で形成したことによるＳｉＯ2 中の欠陥や不純
物の不均一分布のためにウエハー内で素子特性のばらつ
きがあるが、大気中において３００℃で２０分間アニー
ルを行った後には、ＳｉＯ2 中の欠陥の低減によってウ
エハー内での素子特性のばらつきが低減されている。こ
れはＴＦＴの集積化を容易にする効果をもたらす。
【００３６】以上のように、この第１実施例によれば、
ゲート絶縁膜６を形成した後に酸素雰囲気中においてア
ニールを行っているので、ゲート絶縁膜６中の欠陥や不
純物に起因する正電荷を中性化することができ、これに
よって負側に寄ったフラットバンド電圧を０Ｖに近づ
け、ディプリーション型化したｎチャネルＴＦＴの動作
をエンハンスメント型に改善することができる。また、
ゲート絶縁膜６中に不均一に存在する欠陥や不純物に起
因する正電荷の中性化により、ウエハー内の素子特性の
ばらつきを小さくすることができ、それによってＴＦＴ
の集積化を容易に行うことができる。さらに、ゲート絶
縁膜６と能動層３との界面の界面特性の向上により、サ
ブスレッショルド・スイング値の低下、オン電流の増
大、オフ電流の低下およびしきい値電圧Ｖthの低下を図
ることができ、ＴＦＴ集積回路の高速動作化を図ること
ができる。また、ゲート絶縁膜６の改質により絶縁特性
が向上することから、ゲートのリーク電流ＩG の低下、
素子の高耐圧化、ホットエレクトロンによる素子の劣化
を防止することができ、ＴＦＴの長寿命化および長期信
頼性の向上を図ることができる。さらにまた、酸素雰囲
気中アニール自体には、必ずしも真空装置を必要とせ
ず、従って短時間で大量処理が可能である。
ゲート絶縁膜６を形成した後に酸素雰囲気中においてア
ニールを行っているので、ゲート絶縁膜６中の欠陥や不
純物に起因する正電荷を中性化することができ、これに
よって負側に寄ったフラットバンド電圧を０Ｖに近づ
け、ディプリーション型化したｎチャネルＴＦＴの動作
をエンハンスメント型に改善することができる。また、
ゲート絶縁膜６中に不均一に存在する欠陥や不純物に起
因する正電荷の中性化により、ウエハー内の素子特性の
ばらつきを小さくすることができ、それによってＴＦＴ
の集積化を容易に行うことができる。さらに、ゲート絶
縁膜６と能動層３との界面の界面特性の向上により、サ
ブスレッショルド・スイング値の低下、オン電流の増
大、オフ電流の低下およびしきい値電圧Ｖthの低下を図
ることができ、ＴＦＴ集積回路の高速動作化を図ること
ができる。また、ゲート絶縁膜６の改質により絶縁特性
が向上することから、ゲートのリーク電流ＩG の低下、
素子の高耐圧化、ホットエレクトロンによる素子の劣化
を防止することができ、ＴＦＴの長寿命化および長期信
頼性の向上を図ることができる。さらにまた、酸素雰囲
気中アニール自体には、必ずしも真空装置を必要とせ
ず、従って短時間で大量処理が可能である。
【００３７】次に、この発明の第２実施例によるｎチャ
ネルＴＦＴの製造方法について説明する。
ネルＴＦＴの製造方法について説明する。
【００３８】この第２実施例によるｎチャネルＴＦＴの
製造方法は、ゲート絶縁膜６を形成した後に行うアニー
ルの雰囲気としてオゾン雰囲気を用いることを除いて、
上述の第１実施例によるｎチャネルＴＦＴの製造方法と
同様である。
製造方法は、ゲート絶縁膜６を形成した後に行うアニー
ルの雰囲気としてオゾン雰囲気を用いることを除いて、
上述の第１実施例によるｎチャネルＴＦＴの製造方法と
同様である。
【００３９】このオゾン雰囲気中アニールは、具体的に
は、試料を入れたチャンバーに例えば１０5 Ｐａ以下の
圧力にオゾンガスを充填して行ってもよいし、例えば１
０ｃｃｍから１０ｌｍ程度の流量のオゾン気流に試料を
加熱しながら曝すことにより行ってもよい。また、基板
の加熱温度や基板加熱の方法は、上述の第１実施例と同
様である。
は、試料を入れたチャンバーに例えば１０5 Ｐａ以下の
圧力にオゾンガスを充填して行ってもよいし、例えば１
０ｃｃｍから１０ｌｍ程度の流量のオゾン気流に試料を
加熱しながら曝すことにより行ってもよい。また、基板
の加熱温度や基板加熱の方法は、上述の第１実施例と同
様である。
【００４０】図１０はこの第２実施例において電極形成
まで行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の
測定結果の一例を示し、図１１はこのｎチャネルＴＦＴ
に対してオゾン雰囲気中において３００℃で１時間アニ
ールを行った後のＩD −ＶG特性の測定結果の一例を示
す。図１０および図１１を比較すればわかるように、オ
ゾン雰囲気中において３００℃で１時間アニールを行っ
た後には、オフ電圧が０Ｖに近づくのみならず、オフ電
流の低下も起きている。また、オン電流の増大やキャリ
ア移動度の増大も起きる。さらに、サブスレッショルド
・スイング値も低下し、これよりゲート絶縁膜６と能動
層３との界面、すなわちＳｉＯ2 ／Ｓｉ界面における界
面凖位密度が低下しており、ＳｉＯ2 ／Ｓｉ界面特性が
向上していることがわかる。これは、ＴＦＴ集積回路の
高速動作化にも寄与するものである。また、上述のオゾ
ン雰囲気中アニールは、ディプリーション型化の度合い
があまり大きくないｎチャネルＴＦＴに対しては、しき
い値電圧Ｖthの低下の効果もある。
まで行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の
測定結果の一例を示し、図１１はこのｎチャネルＴＦＴ
に対してオゾン雰囲気中において３００℃で１時間アニ
ールを行った後のＩD −ＶG特性の測定結果の一例を示
す。図１０および図１１を比較すればわかるように、オ
ゾン雰囲気中において３００℃で１時間アニールを行っ
た後には、オフ電圧が０Ｖに近づくのみならず、オフ電
流の低下も起きている。また、オン電流の増大やキャリ
ア移動度の増大も起きる。さらに、サブスレッショルド
・スイング値も低下し、これよりゲート絶縁膜６と能動
層３との界面、すなわちＳｉＯ2 ／Ｓｉ界面における界
面凖位密度が低下しており、ＳｉＯ2 ／Ｓｉ界面特性が
向上していることがわかる。これは、ＴＦＴ集積回路の
高速動作化にも寄与するものである。また、上述のオゾ
ン雰囲気中アニールは、ディプリーション型化の度合い
があまり大きくないｎチャネルＴＦＴに対しては、しき
い値電圧Ｖthの低下の効果もある。
【００４１】図１２および図１３は同一ウエハー内の互
いに異なる三つの場所における三つのｎチャネルＴＦＴ
についてのＩD −ＶG 特性の測定結果の一例を示し、図
１２はこの第２実施例において電極形成まで行った直後
の測定結果、図１３はこれらのｎチャネルＴＦＴに対し
てオゾン雰囲気中において３００℃で１時間アニールを
行った後の測定結果である。図１２および図１３を比較
すればわかるように、電極形成直後では、ゲート絶縁膜
６を低温で形成したことによるＳｉＯ2 中の欠陥や不純
物の不均一分布のためにウエハー内で素子特性のばらつ
きがあるが、オゾン雰囲気中において３００℃で１時間
アニールを行った後には、ＳｉＯ2 中の欠陥の低減によ
ってウエハー内での素子特性のばらつきが低減されてい
る。
いに異なる三つの場所における三つのｎチャネルＴＦＴ
についてのＩD −ＶG 特性の測定結果の一例を示し、図
１２はこの第２実施例において電極形成まで行った直後
の測定結果、図１３はこれらのｎチャネルＴＦＴに対し
てオゾン雰囲気中において３００℃で１時間アニールを
行った後の測定結果である。図１２および図１３を比較
すればわかるように、電極形成直後では、ゲート絶縁膜
６を低温で形成したことによるＳｉＯ2 中の欠陥や不純
物の不均一分布のためにウエハー内で素子特性のばらつ
きがあるが、オゾン雰囲気中において３００℃で１時間
アニールを行った後には、ＳｉＯ2 中の欠陥の低減によ
ってウエハー内での素子特性のばらつきが低減されてい
る。
【００４２】以上のように、この第２実施例によれば、
ゲート絶縁膜６を形成した後にオゾン雰囲気中において
アニールを行っているので、ゲート絶縁膜６中の欠陥や
不純物に起因する正電荷を中性化することができる。そ
して、これによって、第１実施例と同様に、ディプリー
ション型化したｎチャネルＴＦＴの動作のエンハンスメ
ント型への改善やｎチャネルＴＦＴの高性能化などを図
ることができる。
ゲート絶縁膜６を形成した後にオゾン雰囲気中において
アニールを行っているので、ゲート絶縁膜６中の欠陥や
不純物に起因する正電荷を中性化することができる。そ
して、これによって、第１実施例と同様に、ディプリー
ション型化したｎチャネルＴＦＴの動作のエンハンスメ
ント型への改善やｎチャネルＴＦＴの高性能化などを図
ることができる。
【００４３】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。
【００４４】例えば、上述の第１実施例および第２実施
例においては、ゲート電極７、ソース電極８およびドレ
イン電極９を形成した後に酸素雰囲気中アニールまたは
オゾン雰囲気中アニールを行っているが、例えば、ゲー
ト電極形成プロセスがゲート絶縁膜６の膜質に影響を及
ぼさなければ、ゲート絶縁膜６の形成後にこの酸素雰囲
気中アニールまたはオゾン雰囲気中アニールを行い、そ
の後にゲート電極７の形成を行うようにしてもよい。し
かしながら、例えばゲート電極７の材料としてＡ１を用
いる場合には、Ａ１の還元作用のためにゲート絶縁膜６
に酸素空孔が生成されやすくなり、ディプリーション型
化してしまうことがあることから、ゲート電極形成前に
この酸素雰囲気中アニールまたはオゾン雰囲気中アニー
ルを行っても、ゲート絶縁膜６中の正電荷の中性化の効
果は少ない。従って、このような場合には、ゲート電極
形成後に酸素雰囲気中アニールまたはオゾン雰囲気中ア
ニールを行うのがよい。
例においては、ゲート電極７、ソース電極８およびドレ
イン電極９を形成した後に酸素雰囲気中アニールまたは
オゾン雰囲気中アニールを行っているが、例えば、ゲー
ト電極形成プロセスがゲート絶縁膜６の膜質に影響を及
ぼさなければ、ゲート絶縁膜６の形成後にこの酸素雰囲
気中アニールまたはオゾン雰囲気中アニールを行い、そ
の後にゲート電極７の形成を行うようにしてもよい。し
かしながら、例えばゲート電極７の材料としてＡ１を用
いる場合には、Ａ１の還元作用のためにゲート絶縁膜６
に酸素空孔が生成されやすくなり、ディプリーション型
化してしまうことがあることから、ゲート電極形成前に
この酸素雰囲気中アニールまたはオゾン雰囲気中アニー
ルを行っても、ゲート絶縁膜６中の正電荷の中性化の効
果は少ない。従って、このような場合には、ゲート電極
形成後に酸素雰囲気中アニールまたはオゾン雰囲気中ア
ニールを行うのがよい。
【００４５】また、層間絶縁膜１０が、これを通してゲ
ート絶縁膜６に対して酸素雰囲気やオゾン雰囲気による
酸化効果があるものであれば、層間絶縁膜１０の形成後
に酸素雰囲気中アニールまたはオゾン雰囲気中アニール
を行うようにしてもよい。
ート絶縁膜６に対して酸素雰囲気やオゾン雰囲気による
酸化効果があるものであれば、層間絶縁膜１０の形成後
に酸素雰囲気中アニールまたはオゾン雰囲気中アニール
を行うようにしてもよい。
【００４６】また、ゲート電極７を形成した後にこのゲ
ート電極７をマスクとしてＳｉ薄膜中に不純物をイオン
注入することなどによってソース領域４およびドレイン
領域５を形成するセルフアラインプロセスを用いること
もできるが、この場合には、イオン注入後にこの酸素雰
囲気中アニールまたはオゾン雰囲気中アニールを行うよ
うにしてもよい。
ート電極７をマスクとしてＳｉ薄膜中に不純物をイオン
注入することなどによってソース領域４およびドレイン
領域５を形成するセルフアラインプロセスを用いること
もできるが、この場合には、イオン注入後にこの酸素雰
囲気中アニールまたはオゾン雰囲気中アニールを行うよ
うにしてもよい。
【００４７】さらに、上述の第１実施例および第２実施
例においては、基板１から見て能動層の上側にゲート電
極７があるトップゲート型のｎチャネルＴＦＴを製造す
る場合について説明したが、基板から見たゲート電極と
能動層との上下関係が逆になったボトムゲート型のｎチ
ャネルＴＦＴを製造する場合にもこの発明を適用するこ
とが可能である。この場合には、例えば、ゲート絶縁膜
形成後、能動層形成前に酸素雰囲気中アニールまたはオ
ゾン雰囲気中アニールを行うようにする。
例においては、基板１から見て能動層の上側にゲート電
極７があるトップゲート型のｎチャネルＴＦＴを製造す
る場合について説明したが、基板から見たゲート電極と
能動層との上下関係が逆になったボトムゲート型のｎチ
ャネルＴＦＴを製造する場合にもこの発明を適用するこ
とが可能である。この場合には、例えば、ゲート絶縁膜
形成後、能動層形成前に酸素雰囲気中アニールまたはオ
ゾン雰囲気中アニールを行うようにする。
【００４８】また、この発明は、ｎチャネルＴＦＴばか
りでなく、ｐチャネルＴＦＴを製造する場合にも適用す
ることが可能である。また、この発明は、例えば、いわ
ゆるスタックト型ＣＭＯＳスタティックＲＡＭのＣＭＯ
Ｓ型メモリセルにおいて負荷素子として用いられるｐチ
ャネルＴＦＴの製造に適用することも可能である。さら
に、この発明は、バルク半導体を用いたＭＩＳＦＥＴの
製造に適用することも可能である。
りでなく、ｐチャネルＴＦＴを製造する場合にも適用す
ることが可能である。また、この発明は、例えば、いわ
ゆるスタックト型ＣＭＯＳスタティックＲＡＭのＣＭＯ
Ｓ型メモリセルにおいて負荷素子として用いられるｐチ
ャネルＴＦＴの製造に適用することも可能である。さら
に、この発明は、バルク半導体を用いたＭＩＳＦＥＴの
製造に適用することも可能である。
【００４９】また、上述の第１実施例および第２実施例
においては、Ｓｉ薄膜を能動層として用いたＴＦＴを製
造する場合について説明したが、能動層としては、Ｇｅ
薄膜やＳｉＧｅ化合物薄膜やＳｉＧｅ系超格子薄膜など
を用いてもよい。また、これらの薄膜は、単結晶状態、
多結晶状態、アモルファス状態のいずれであってもよ
い。
においては、Ｓｉ薄膜を能動層として用いたＴＦＴを製
造する場合について説明したが、能動層としては、Ｇｅ
薄膜やＳｉＧｅ化合物薄膜やＳｉＧｅ系超格子薄膜など
を用いてもよい。また、これらの薄膜は、単結晶状態、
多結晶状態、アモルファス状態のいずれであってもよ
い。
【００５０】さらに、ゲート絶縁膜６としては、ＳｉＯ
2 膜以外に、ＳｉＮx 膜やＳｉＯＮ膜やこれらの積層膜
超格子薄膜を用いてもよい。
2 膜以外に、ＳｉＮx 膜やＳｉＯＮ膜やこれらの積層膜
超格子薄膜を用いてもよい。
【００５１】
【発明の効果】以上述べたように、この発明によれば、
ゲート絶縁膜を形成した後に酸化性雰囲気中で１０秒間
以上熱処理を行う工程を含むことにより、ゲート絶縁膜
中の正電荷を中性化することができ、これによってｎチ
ャネルＴＦＴなどのｎチャネル電界効果トランジスタの
意図しないディプリーション型化による不良やｐチャネ
ルＴＦＴなどのｐチャネル電界効果トランジスタのしき
い値電圧Ｖthが負に大きくずれる不良を防止することが
できる。
ゲート絶縁膜を形成した後に酸化性雰囲気中で１０秒間
以上熱処理を行う工程を含むことにより、ゲート絶縁膜
中の正電荷を中性化することができ、これによってｎチ
ャネルＴＦＴなどのｎチャネル電界効果トランジスタの
意図しないディプリーション型化による不良やｐチャネ
ルＴＦＴなどのｐチャネル電界効果トランジスタのしき
い値電圧Ｖthが負に大きくずれる不良を防止することが
できる。
【図１】この発明の第１実施例によるｎチャネルＴＦＴ
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図２】この発明の第１実施例において電極形成まで行
った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定結
果の一例を示すグラフである。
った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定結
果の一例を示すグラフである。
【図３】この発明の第１実施例において電極形成まで行
った後に大気中において室温で２６日間エージングを行
ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の一
例を示すグラフである。
った後に大気中において室温で２６日間エージングを行
ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の一
例を示すグラフである。
【図４】この発明の第１実施例において電極形成まで行
った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定結
果の一例を示すグラフである。
った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定結
果の一例を示すグラフである。
【図５】この発明の第１実施例において電極形成まで行
った後に大気中において３００℃で２０分間アニールを
行ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の
一例を示すグラフである。
った後に大気中において３００℃で２０分間アニールを
行ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の
一例を示すグラフである。
【図６】この発明の第１実施例において電極形成まで行
った後に大気中において３００℃で１時間アニールを行
ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の一
例を示すグラフである。
った後に大気中において３００℃で１時間アニールを行
ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の一
例を示すグラフである。
【図７】この発明の第１実施例において電極形成まで行
った後に大気中において３００℃で２時間アニールを行
ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の一
例を示すグラフである。
った後に大気中において３００℃で２時間アニールを行
ったｎチャネルＴＦＴのＩD −ＶG 特性の測定結果の一
例を示すグラフである。
【図８】この発明の第１実施例において電極形成まで行
った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定を
同一ウエハー内の互いに異なる三つの場所の三つのｎチ
ャネルＴＦＴについて行った結果の一例を示すグラフで
ある。
った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定を
同一ウエハー内の互いに異なる三つの場所の三つのｎチ
ャネルＴＦＴについて行った結果の一例を示すグラフで
ある。
【図９】この発明の第１実施例において電極形成まで行
った後に大気中において３００℃で２０分間アニールを
行ったｎチャネルＴＦＴのＩD −ＶG 特性の測定を同一
ウエハー内の互いに異なる三つの場所の三つのｎチャネ
ルＴＦＴについて行った結果の一例を示すグラフであ
る。
った後に大気中において３００℃で２０分間アニールを
行ったｎチャネルＴＦＴのＩD −ＶG 特性の測定を同一
ウエハー内の互いに異なる三つの場所の三つのｎチャネ
ルＴＦＴについて行った結果の一例を示すグラフであ
る。
【図１０】この発明の第２実施例において電極形成まで
行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定
結果の一例を示すグラフである。
行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定
結果の一例を示すグラフである。
【図１１】この発明の第２実施例において電極形成まで
行った後にオゾン雰囲気中において３００℃で１時間ア
ニールを行ったｎチャネルＴＦＴのＩD −ＶG 特性の測
定結果の一例を示すグラフである。
行った後にオゾン雰囲気中において３００℃で１時間ア
ニールを行ったｎチャネルＴＦＴのＩD −ＶG 特性の測
定結果の一例を示すグラフである。
【図１２】この発明の第２実施例において電極形成まで
行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定
を同一ウエハー内の互いに異なる三つの場所の三つのｎ
チャネルＴＦＴについて行った結果の一例を示すグラフ
である。
行った直後のｎチャネルＴＦＴのＩD −ＶG 特性の測定
を同一ウエハー内の互いに異なる三つの場所の三つのｎ
チャネルＴＦＴについて行った結果の一例を示すグラフ
である。
【図１３】この発明の第２実施例において電極形成まで
行った後にオゾン雰囲気中において３００℃で１時間ア
ニールを行ったｎチャネルＴＦＴのＩD −ＶG 特性の測
定を同一ウエハー内の互いに異なる三つの場所のｎチャ
ネルＴＦＴについて行った結果の一例を示すグラフであ
る。
行った後にオゾン雰囲気中において３００℃で１時間ア
ニールを行ったｎチャネルＴＦＴのＩD −ＶG 特性の測
定を同一ウエハー内の互いに異なる三つの場所のｎチャ
ネルＴＦＴについて行った結果の一例を示すグラフであ
る。
【図１４】従来の製造方法による製造直後のｎチャネル
ＴＦＴのＩD −ＶG 特性の測定結果の一例を示すグラフ
である。
ＴＦＴのＩD −ＶG 特性の測定結果の一例を示すグラフ
である。
【図１５】従来の製造方法による製造直後に真空中にお
いて３００℃で１時間アニールを行ったｎチャネルＴＦ
ＴのＩD −ＶG 特性の測定結果の一例を示すグラフであ
る。
いて３００℃で１時間アニールを行ったｎチャネルＴＦ
ＴのＩD −ＶG 特性の測定結果の一例を示すグラフであ
る。
【図１６】従来の製造方法による製造後に真空中におい
て３００℃で１時間アニールを行い、さらに３００℃で
１時間水素プラズマ処理を行ったｎチャネルＴＦＴのＩ
D−ＶG 特性の測定結果の一例を示すグラフである。
て３００℃で１時間アニールを行い、さらに３００℃で
１時間水素プラズマ処理を行ったｎチャネルＴＦＴのＩ
D−ＶG 特性の測定結果の一例を示すグラフである。
１ 基板 ２ Ｓｉ薄膜 ３ 能動層 ４ ソース領域 ５ ドレイン領域 ６ ゲート絶縁膜 ７ ゲート電極 １０ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３７１ 7210−4Ｍ 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ (72)発明者 鮫島 俊之 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 関谷 光信 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 金谷 康弘 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 矢野 三千久 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (5)
- 【請求項１】 ゲート絶縁膜を形成した後に酸化性雰囲
気中で１０秒間以上熱処理を行う工程を含むことを特徴
とする電界効果トランジスタの製造方法。 - 【請求項２】 上記酸化性雰囲気は酸素を含む雰囲気で
あることを特徴とする請求項１記載の電界効果トランジ
スタの製造方法。 - 【請求項３】 上記酸素を含む雰囲気は大気であること
を特徴とする請求項２記載の電界効果トランジスタの製
造方法。 - 【請求項４】 上記酸化性雰囲気はオゾンを含む雰囲気
であることを特徴とする請求項１記載の電界効果トラン
ジスタの製造方法。 - 【請求項５】 上記熱処理の温度は１０℃以上６００℃
以下であることを特徴とする請求項１、２、３または４
記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8579893A JP3598121B2 (ja) | 1993-03-19 | 1993-03-19 | 薄膜トランジスタの製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8579893A JP3598121B2 (ja) | 1993-03-19 | 1993-03-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275650A true JPH06275650A (ja) | 1994-09-30 |
| JP3598121B2 JP3598121B2 (ja) | 2004-12-08 |
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ID=13868908
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8579893A Expired - Fee Related JP3598121B2 (ja) | 1993-03-19 | 1993-03-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3598121B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936373A (ja) * | 1995-07-18 | 1997-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR100349913B1 (ko) * | 2000-04-27 | 2002-08-23 | 삼성에스디아이 주식회사 | 다결정실리콘 박막트랜지스터 제조방법 |
| WO2002095834A1 (fr) * | 2001-05-18 | 2002-11-28 | Sanyo Electric Co., Ltd. | Transistor a film mince et procedes de production d'unite d'affichage de type matrice active |
| US6690063B2 (en) | 1994-06-14 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor integrated circuit and method for forming the same |
| JPWO2007032128A1 (ja) * | 2005-09-16 | 2009-03-19 | シャープ株式会社 | 薄膜トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4420032B2 (ja) * | 2007-01-31 | 2010-02-24 | ソニー株式会社 | 薄膜半導体装置の製造方法 |
-
1993
- 1993-03-19 JP JP8579893A patent/JP3598121B2/ja not_active Expired - Fee Related
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| US6690063B2 (en) | 1994-06-14 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor integrated circuit and method for forming the same |
| JPH0936373A (ja) * | 1995-07-18 | 1997-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR100349913B1 (ko) * | 2000-04-27 | 2002-08-23 | 삼성에스디아이 주식회사 | 다결정실리콘 박막트랜지스터 제조방법 |
| WO2002095834A1 (fr) * | 2001-05-18 | 2002-11-28 | Sanyo Electric Co., Ltd. | Transistor a film mince et procedes de production d'unite d'affichage de type matrice active |
| US6995048B2 (en) | 2001-05-18 | 2006-02-07 | Sanyo Electric Co., Ltd. | Thin film transistor and active matrix type display unit production methods therefor |
| JPWO2007032128A1 (ja) * | 2005-09-16 | 2009-03-19 | シャープ株式会社 | 薄膜トランジスタ |
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| JP3598121B2 (ja) | 2004-12-08 |
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