JPH05275701A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05275701A JPH05275701A JP10214692A JP10214692A JPH05275701A JP H05275701 A JPH05275701 A JP H05275701A JP 10214692 A JP10214692 A JP 10214692A JP 10214692 A JP10214692 A JP 10214692A JP H05275701 A JPH05275701 A JP H05275701A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- impurity region
- thin film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造を有する薄膜トランジスタの水素
化処理を効率化する。 【構成】 薄膜トランジスタは多結晶半導体層例えばｐ
ｏｌｙ−Ｓｉ膜２から構成されており、ソース不純物領
域３及びドレイン不純物領域４とチャネル領域５の間の
少なくと一方に前記不純物領域と同一導電型の低濃度不
純物領域即ちＬＤＤ領域６を有する。チャネル領域の上
にはゲート絶縁膜を介してゲート電極７が形成されてい
る。ゲート絶縁膜は、ゲート電極７の底面に接する様に
設けられた窒化膜８及び酸化膜９を２層以上積層して構
成された第１の絶縁領域と、ＬＤＤ領域６の少なくとも
一方の上方に設けられた酸化膜９のみからなる第２の絶
縁領域とを備えている。窒化膜８がＬＤＤ領域６の上か
ら除去されているので水素化処理が効率的に行なえる。
化処理を効率化する。 【構成】 薄膜トランジスタは多結晶半導体層例えばｐ
ｏｌｙ−Ｓｉ膜２から構成されており、ソース不純物領
域３及びドレイン不純物領域４とチャネル領域５の間の
少なくと一方に前記不純物領域と同一導電型の低濃度不
純物領域即ちＬＤＤ領域６を有する。チャネル領域の上
にはゲート絶縁膜を介してゲート電極７が形成されてい
る。ゲート絶縁膜は、ゲート電極７の底面に接する様に
設けられた窒化膜８及び酸化膜９を２層以上積層して構
成された第１の絶縁領域と、ＬＤＤ領域６の少なくとも
一方の上方に設けられた酸化膜９のみからなる第２の絶
縁領域とを備えている。窒化膜８がＬＤＤ領域６の上か
ら除去されているので水素化処理が効率的に行なえる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置や密着型イ
メージセンサ等に用いられる薄膜トランジスタに関す
る。より詳しくは、薄膜トランジスタに含まれるゲート
絶縁膜の形状構造に関する。
メージセンサ等に用いられる薄膜トランジスタに関す
る。より詳しくは、薄膜トランジスタに含まれるゲート
絶縁膜の形状構造に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴと称す
る）はアクティブマトリクス型の液晶表示装置や密着型
イメージセンサ等に応用できる為近年その開発が活発に
行なわれている。特に薄膜材料として多結晶シリコン
（以下、ｐｏｌｙ−Ｓｉと称する）を用いたＴＦＴ（以
下、ｐｏｌｙ−Ｓｉ ＴＦＴと称する）は、周辺の駆動
回路部を表示部やセンサ部と同一の基板上に集積できる
為注目を集めている。最近ではトランジスタ動作特性を
改善する為所謂ＬＤＤ構造のＴＦＴ（以下、ＬＤＤＴＦ
Ｔと称する）が開発されている。このＬＤＤ ＴＦＴは
チャネル領域とドレイン端の間にドレイン領域よりも薄
い不純物濃度領域を有しており、ドレイン端の電界集中
を緩和できる為、多結晶シリコンの結晶粒界や欠陥準位
を介したＴＦＴのリーク電流を抑制できる事からアクテ
ィブマトリクス型液晶表示装置等の回路素子に応用され
ている。この様なＬＤＤ構造は例えば特公平３−３８７
５５号公報や特開昭６３−２０４７６９号公報に開示さ
れている。
る）はアクティブマトリクス型の液晶表示装置や密着型
イメージセンサ等に応用できる為近年その開発が活発に
行なわれている。特に薄膜材料として多結晶シリコン
（以下、ｐｏｌｙ−Ｓｉと称する）を用いたＴＦＴ（以
下、ｐｏｌｙ−Ｓｉ ＴＦＴと称する）は、周辺の駆動
回路部を表示部やセンサ部と同一の基板上に集積できる
為注目を集めている。最近ではトランジスタ動作特性を
改善する為所謂ＬＤＤ構造のＴＦＴ（以下、ＬＤＤＴＦ
Ｔと称する）が開発されている。このＬＤＤ ＴＦＴは
チャネル領域とドレイン端の間にドレイン領域よりも薄
い不純物濃度領域を有しており、ドレイン端の電界集中
を緩和できる為、多結晶シリコンの結晶粒界や欠陥準位
を介したＴＦＴのリーク電流を抑制できる事からアクテ
ィブマトリクス型液晶表示装置等の回路素子に応用され
ている。この様なＬＤＤ構造は例えば特公平３−３８７
５５号公報や特開昭６３−２０４７６９号公報に開示さ
れている。
【０００３】図１１に従来のＬＤＤ ＴＦＴの断面構造
を示す。石英基板１００の表面にはパタニングされたｐ
ｏｌｙ−Ｓｉ膜１０１が形成されている。この薄膜１０
１には不純物が選択的に拡散されており、ソース領域１
０２、ドレイン領域１０３及びチャネル領域１０４が形
成されている。さらに、ソース領域１０２及びドレイン
領域１０３とチャネル領域１０４との間には低濃度不純
物領域即ちＬＤＤ領域１０５が形成されている。チャネ
ル領域１０４の上方にはゲート絶縁膜を介してゲート電
極１０６が形成されている。ゲート絶縁膜は酸化膜ある
いはＳｉＯ2 膜１０７と窒化膜あるいはＳｉ3 Ｎ4 膜１
０８とからなる積層構造を有している。場合によっては
Ｓｉ3 Ｎ4 膜１０８の表面が薄く酸化されており、Ｓｉ
Ｏ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 の３層構造（ＯＮＯ構造）
を採るゲート絶縁膜が用いられる事も多い。このＯＮＯ
構造はゲート耐圧を改善できｐｏｌｙ−Ｓｉ ＴＦＴの
信頼性を向上できる。石英基板１００の表面には層間絶
縁膜１０９が被覆されているとともに、コンタクトホー
ルを介してソース電極１１０がソース領域１０２に接続
されており、ドレイン電極１１１がコンタクトホールを
介してドレイン領域１０３に接続している。
を示す。石英基板１００の表面にはパタニングされたｐ
ｏｌｙ−Ｓｉ膜１０１が形成されている。この薄膜１０
１には不純物が選択的に拡散されており、ソース領域１
０２、ドレイン領域１０３及びチャネル領域１０４が形
成されている。さらに、ソース領域１０２及びドレイン
領域１０３とチャネル領域１０４との間には低濃度不純
物領域即ちＬＤＤ領域１０５が形成されている。チャネ
ル領域１０４の上方にはゲート絶縁膜を介してゲート電
極１０６が形成されている。ゲート絶縁膜は酸化膜ある
いはＳｉＯ2 膜１０７と窒化膜あるいはＳｉ3 Ｎ4 膜１
０８とからなる積層構造を有している。場合によっては
Ｓｉ3 Ｎ4 膜１０８の表面が薄く酸化されており、Ｓｉ
Ｏ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 の３層構造（ＯＮＯ構造）
を採るゲート絶縁膜が用いられる事も多い。このＯＮＯ
構造はゲート耐圧を改善できｐｏｌｙ−Ｓｉ ＴＦＴの
信頼性を向上できる。石英基板１００の表面には層間絶
縁膜１０９が被覆されているとともに、コンタクトホー
ルを介してソース電極１１０がソース領域１０２に接続
されており、ドレイン電極１１１がコンタクトホールを
介してドレイン領域１０３に接続している。
【０００４】図１１に示すゲート絶縁膜構造では、下層
のＳｉＯ2 膜１０７がｐｏｌｙ−Ｓｉ膜１０１の表面を
全体的に被覆している一方、上層のＳｉ3 Ｎ4 膜１０８
は一部除去されておりチャネル領域１０４を被覆してい
る。Ｓｉ3 Ｎ4 膜１０８の除去は一般にウェットエッチ
ングにより行なわれる。この際、サイドエッチを防止す
る為に１μｍ程度のマージンがとられており、Ｓｉ3 Ｎ
4 膜１０８の端部はＬＤＤ領域１０５の上方にまで及ん
でいる。
のＳｉＯ2 膜１０７がｐｏｌｙ−Ｓｉ膜１０１の表面を
全体的に被覆している一方、上層のＳｉ3 Ｎ4 膜１０８
は一部除去されておりチャネル領域１０４を被覆してい
る。Ｓｉ3 Ｎ4 膜１０８の除去は一般にウェットエッチ
ングにより行なわれる。この際、サイドエッチを防止す
る為に１μｍ程度のマージンがとられており、Ｓｉ3 Ｎ
4 膜１０８の端部はＬＤＤ領域１０５の上方にまで及ん
でいる。
【０００５】
【発明が解決しようとする課題】従来からｐｏｌｙ−Ｓ
ｉ ＴＦＴの電気特性を改善する為に水素化処理が行な
われている。水素化処理によって導入された水素原子は
結晶粒界に拡散しダングリングボンドと結合する為、ト
ラップ密度は小さくなり障壁ポテンシャルが低くなる。
この為ｐｏｌｙ−Ｓｉ ＴＦＴ内でのキャリア移動度が
高くなりＯＮ電流を増加できる。又トラップ準位が減少
する事によりリーク電流を抑制できる。しかしながら、
図１１に示す従来構造では水素化処理を十分に行なう事
ができないという問題点あるいは課題があった。Ｓｉ3
Ｎ4 膜１０８は通常ＬＰＣＶＤを用いて形成され緻密な
構造を有するので水素原子が拡散しにくい。このＳｉ3
Ｎ4膜１０８がＬＤＤ領域１０５を被覆している為ＬＤ
Ｄ領域の結晶欠陥を減少できずリーク電流が十分に減ら
ないという問題点があった。又従来の構造では、水素原
子がチャネル領域１０４中にも拡散しにくくなっている
ので、チャネル領域の水素化も不足し従ってチャネルの
欠陥も減少しない為ＴＦＴのＯＮ電流も小さくなるとい
う問題点があった。
ｉ ＴＦＴの電気特性を改善する為に水素化処理が行な
われている。水素化処理によって導入された水素原子は
結晶粒界に拡散しダングリングボンドと結合する為、ト
ラップ密度は小さくなり障壁ポテンシャルが低くなる。
この為ｐｏｌｙ−Ｓｉ ＴＦＴ内でのキャリア移動度が
高くなりＯＮ電流を増加できる。又トラップ準位が減少
する事によりリーク電流を抑制できる。しかしながら、
図１１に示す従来構造では水素化処理を十分に行なう事
ができないという問題点あるいは課題があった。Ｓｉ3
Ｎ4 膜１０８は通常ＬＰＣＶＤを用いて形成され緻密な
構造を有するので水素原子が拡散しにくい。このＳｉ3
Ｎ4膜１０８がＬＤＤ領域１０５を被覆している為ＬＤ
Ｄ領域の結晶欠陥を減少できずリーク電流が十分に減ら
ないという問題点があった。又従来の構造では、水素原
子がチャネル領域１０４中にも拡散しにくくなっている
ので、チャネル領域の水素化も不足し従ってチャネルの
欠陥も減少しない為ＴＦＴのＯＮ電流も小さくなるとい
う問題点があった。
【０００６】図１２を参照してさらに別の問題点あるい
は課題を説明する。図１２は図１１に示すＴＦＴの部分
拡大図でありｎチャネル型を示している。前述した様
に、ＯＮＯ構造のゲート絶縁膜に用いられるＳｉ3 Ｎ4
膜１０８は通常ＬＰＣＶＤ（減圧化学気相成長法）で成
膜されるが、欠陥が多く電荷をトラップし易いという性
質がある。この為長時間駆動するとｎチャネル型のＴＦ
ＴではＳｉＯ2 膜１０７を介して矢印で示す様に電子が
流れ、ＬＤＤ領域１０５の上方に位置するＳｉ3Ｎ4 膜
１０８の端部にトラップされ負電荷１１２の蓄積が生じ
る。この様になるとＬＤＤ領域１０５は空乏化し高抵抗
となるのでＴＦＴのＯＮ電流が減少してしまい動作不良
となる。なお、ｐチャネル型のＴＦＴでも同様の原因に
より正電荷の蓄積が生じＬＤＤ領域の高抵抗化が生じ
る。この結果ＴＦＴのＯＮ電流がとれなくなり長期信頼
性が確保できないという問題点がある。
は課題を説明する。図１２は図１１に示すＴＦＴの部分
拡大図でありｎチャネル型を示している。前述した様
に、ＯＮＯ構造のゲート絶縁膜に用いられるＳｉ3 Ｎ4
膜１０８は通常ＬＰＣＶＤ（減圧化学気相成長法）で成
膜されるが、欠陥が多く電荷をトラップし易いという性
質がある。この為長時間駆動するとｎチャネル型のＴＦ
ＴではＳｉＯ2 膜１０７を介して矢印で示す様に電子が
流れ、ＬＤＤ領域１０５の上方に位置するＳｉ3Ｎ4 膜
１０８の端部にトラップされ負電荷１１２の蓄積が生じ
る。この様になるとＬＤＤ領域１０５は空乏化し高抵抗
となるのでＴＦＴのＯＮ電流が減少してしまい動作不良
となる。なお、ｐチャネル型のＴＦＴでも同様の原因に
より正電荷の蓄積が生じＬＤＤ領域の高抵抗化が生じ
る。この結果ＴＦＴのＯＮ電流がとれなくなり長期信頼
性が確保できないという問題点がある。
【０００７】上述した欠点を有するＴＦＴを例えばアク
ティブマトリクス型液晶表示装置の画素駆動用スイッチ
ング素子に応用すると、ＯＮ電流が不足する為画素の書
き込み不足不良となる。又、液晶表示装置の周辺回路や
密着型イメージセンサの走査回路に応用すると、ＴＦＴ
のＯＮ電流不足やリーク電流あるいはＯＦＦ電流の増大
が原因となって動作不良を起す。
ティブマトリクス型液晶表示装置の画素駆動用スイッチ
ング素子に応用すると、ＯＮ電流が不足する為画素の書
き込み不足不良となる。又、液晶表示装置の周辺回路や
密着型イメージセンサの走査回路に応用すると、ＴＦＴ
のＯＮ電流不足やリーク電流あるいはＯＦＦ電流の増大
が原因となって動作不良を起す。
【０００８】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は高いＯＮ／ＯＦＦ比及び高信頼性を
有するＬＤＤ ＴＦＴを提供する事を目的とする。かか
る目的を達成する為に次の手段を講じた。即ち、ＬＤＤ
ＴＦＴにおいて、ゲート絶縁膜はゲート電極の底面に
接する様に設けられた窒化膜及び酸化膜を２層以上積層
して構成された第１の絶縁領域と、ＬＤＤ領域の少なく
とも一方の上方に設けられた酸化膜のみからなる第２の
絶縁領域とを備えている事を特徴とする。換言すると、
窒化膜はゲート電極の直下のみに残されておりＬＤＤ領
域の上方からは除去されている。かかるゲート絶縁膜構
造を有するＬＤＤ ＴＦＴは例えばアクティブマトリク
ス型液晶表示装置の画素駆動用スイッチング素子に用い
られる。あるいは、アクティブマトリクス型液晶表示装
置の周辺回路部あるいは駆動回路部を構成する素子に用
いる事ができる。
題に鑑み、本発明は高いＯＮ／ＯＦＦ比及び高信頼性を
有するＬＤＤ ＴＦＴを提供する事を目的とする。かか
る目的を達成する為に次の手段を講じた。即ち、ＬＤＤ
ＴＦＴにおいて、ゲート絶縁膜はゲート電極の底面に
接する様に設けられた窒化膜及び酸化膜を２層以上積層
して構成された第１の絶縁領域と、ＬＤＤ領域の少なく
とも一方の上方に設けられた酸化膜のみからなる第２の
絶縁領域とを備えている事を特徴とする。換言すると、
窒化膜はゲート電極の直下のみに残されておりＬＤＤ領
域の上方からは除去されている。かかるゲート絶縁膜構
造を有するＬＤＤ ＴＦＴは例えばアクティブマトリク
ス型液晶表示装置の画素駆動用スイッチング素子に用い
られる。あるいは、アクティブマトリクス型液晶表示装
置の周辺回路部あるいは駆動回路部を構成する素子に用
いる事ができる。
【０００９】アクティブマトリクス型液晶表示装置は、
マトリクス状に配列された画素電極とこの画素電極を駆
動する第１の薄膜トランジスタあるいはスイッチングト
ランジスタとからなる液晶表示部と、この液晶表示部に
接続されるとともに第２の薄膜トランジスタを有する駆
動回路部とが形成された一方のアクティブマトリクス基
板と、対向電極を有しアクティブマトリクス基板に対向
配置された他方の対向基板と、アクティブマトリクス基
板と対向基板との間に保持された液晶層とを備えてい
る。かかる構成において、第１及び第２の薄膜トランジ
スタの少なくとも一方が、ソース不純物領域及びドレイ
ン不純物領域とチャネル領域との間の少なくとも一方に
不純物領域と同一導電型の低濃度不純物領域即ちＬＤＤ
領域を有する多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜
と、この多結晶半導体層とゲート電極との間に挟まれた
ゲート絶縁膜とから構成されている。このゲート絶縁膜
は、ゲート電極の底面に接する様に設けられた窒化膜及
び酸化膜を２層以上積層して構成された第１の絶縁領域
と、ＬＤＤ領域の少なくとも一方の上方に設けられた酸
化膜のみからなる第２の絶縁領域とを備えている。
マトリクス状に配列された画素電極とこの画素電極を駆
動する第１の薄膜トランジスタあるいはスイッチングト
ランジスタとからなる液晶表示部と、この液晶表示部に
接続されるとともに第２の薄膜トランジスタを有する駆
動回路部とが形成された一方のアクティブマトリクス基
板と、対向電極を有しアクティブマトリクス基板に対向
配置された他方の対向基板と、アクティブマトリクス基
板と対向基板との間に保持された液晶層とを備えてい
る。かかる構成において、第１及び第２の薄膜トランジ
スタの少なくとも一方が、ソース不純物領域及びドレイ
ン不純物領域とチャネル領域との間の少なくとも一方に
不純物領域と同一導電型の低濃度不純物領域即ちＬＤＤ
領域を有する多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜
と、この多結晶半導体層とゲート電極との間に挟まれた
ゲート絶縁膜とから構成されている。このゲート絶縁膜
は、ゲート電極の底面に接する様に設けられた窒化膜及
び酸化膜を２層以上積層して構成された第１の絶縁領域
と、ＬＤＤ領域の少なくとも一方の上方に設けられた酸
化膜のみからなる第２の絶縁領域とを備えている。
【００１０】
【作用】ＬＤＤ ＴＦＴのＬＤＤ領域上方からゲート窒
化膜を選択的に除去する事によりチャネル領域及びＬＤ
Ｄ領域の水素化が効果的になされる為、高いＯＮ／ＯＦ
Ｆ比を達成できる。又、ＴＦＴ連続駆動時のＬＤＤ領域
高抵抗化を防ぎ信頼性を向上できる。
化膜を選択的に除去する事によりチャネル領域及びＬＤ
Ｄ領域の水素化が効果的になされる為、高いＯＮ／ＯＦ
Ｆ比を達成できる。又、ＴＦＴ連続駆動時のＬＤＤ領域
高抵抗化を防ぎ信頼性を向上できる。
【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるＴＦＴの第１実
施例を示す模式的な断面図である。このＴＦＴはｎチャ
ネル型であり例えば液晶表示装置の画素駆動用スイッチ
ング素子に用いられる。この場合には液晶を交流駆動さ
せる為ソース側とドレイン側は交互に入れ代るので、Ｌ
ＤＤ領域はソース及びドレインの両側に形成される。絶
縁基板例えば石英基板１の上にはパタニングされた多結
晶半導体層例えばｐｏｌｙ−Ｓｉ膜２が形成されてい
る。この膜２にはソース領域３とドレイン領域４と両者
の間に位置するチャネル領域５とが形成されている。ソ
ース領域３及びドレイン領域４とチャネル領域５との間
には同一導電型の低濃度不純物領域即ちＬＤＤ領域６が
形成されている。チャネル領域５の上方にはゲート絶縁
膜を介してゲート電極７が形成されている。ゲート絶縁
膜はゲート電極７の底面に接する様に設けられたＳｉ3
Ｎ4 膜８とＳｉＯ2 膜９を積層して構成された第１の絶
縁領域と、ＬＤＤ領域６の上方を覆う様に設けられたＳ
ｉＯ2 膜９のみからなる第２の絶縁領域とを備えてい
る。換言すると、Ｓｉ3 Ｎ4 膜８はゲート電極７の直下
のみに位置しＬＤＤ領域６からは除去されている。石英
基板１はＰＳＧ膜１０により被覆されている。この膜１
０に形成されたコンタクトホールを介してＡｌ電極１１
がソース領域３及びドレイン領域４に電気接続されてい
る。
詳細に説明する。図１は本発明にかかるＴＦＴの第１実
施例を示す模式的な断面図である。このＴＦＴはｎチャ
ネル型であり例えば液晶表示装置の画素駆動用スイッチ
ング素子に用いられる。この場合には液晶を交流駆動さ
せる為ソース側とドレイン側は交互に入れ代るので、Ｌ
ＤＤ領域はソース及びドレインの両側に形成される。絶
縁基板例えば石英基板１の上にはパタニングされた多結
晶半導体層例えばｐｏｌｙ−Ｓｉ膜２が形成されてい
る。この膜２にはソース領域３とドレイン領域４と両者
の間に位置するチャネル領域５とが形成されている。ソ
ース領域３及びドレイン領域４とチャネル領域５との間
には同一導電型の低濃度不純物領域即ちＬＤＤ領域６が
形成されている。チャネル領域５の上方にはゲート絶縁
膜を介してゲート電極７が形成されている。ゲート絶縁
膜はゲート電極７の底面に接する様に設けられたＳｉ3
Ｎ4 膜８とＳｉＯ2 膜９を積層して構成された第１の絶
縁領域と、ＬＤＤ領域６の上方を覆う様に設けられたＳ
ｉＯ2 膜９のみからなる第２の絶縁領域とを備えてい
る。換言すると、Ｓｉ3 Ｎ4 膜８はゲート電極７の直下
のみに位置しＬＤＤ領域６からは除去されている。石英
基板１はＰＳＧ膜１０により被覆されている。この膜１
０に形成されたコンタクトホールを介してＡｌ電極１１
がソース領域３及びドレイン領域４に電気接続されてい
る。
【００１２】次に図２ないし図５を参照して本発明にか
かるＬＤＤ ＴＦＴの製造工程を説明する。まず図２を
参照して半導体活性層の形成工程を説明する。まず石英
基板上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜を約７５nm
成膜する。必要に応じこの後Ｓｉ+ イオンをインプラン
テーションする事により非晶質化し、続いて６００℃程
度の温度でアニールする事によりｐｏｌｙ−Ｓｉを大粒
径化する。なお、ｐｏｌｙ−Ｓｉ膜に代えて非晶質シリ
コン薄膜を形成しても良い。この場合にはプラズマ化学
気相成長法（ＰＣＶＤ）を用いて１５０〜２５０℃程度
の温度で成膜する。この様にして得られたｐｏｌｙ−Ｓ
ｉ膜をエッチングによりパタニングする。続いてｐｏｌ
ｙ−Ｓｉ膜を酸化しゲート酸化膜を約６０nm形成する。
この後必要に応じ、ＴＦＴの閾値電圧Ｖｔｈを制御する
為、Ｂ+ イオンを１〜８×１０12cm2 程度のドーズ量で
打ち込む。
かるＬＤＤ ＴＦＴの製造工程を説明する。まず図２を
参照して半導体活性層の形成工程を説明する。まず石英
基板上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜を約７５nm
成膜する。必要に応じこの後Ｓｉ+ イオンをインプラン
テーションする事により非晶質化し、続いて６００℃程
度の温度でアニールする事によりｐｏｌｙ−Ｓｉを大粒
径化する。なお、ｐｏｌｙ−Ｓｉ膜に代えて非晶質シリ
コン薄膜を形成しても良い。この場合にはプラズマ化学
気相成長法（ＰＣＶＤ）を用いて１５０〜２５０℃程度
の温度で成膜する。この様にして得られたｐｏｌｙ−Ｓ
ｉ膜をエッチングによりパタニングする。続いてｐｏｌ
ｙ−Ｓｉ膜を酸化しゲート酸化膜を約６０nm形成する。
この後必要に応じ、ＴＦＴの閾値電圧Ｖｔｈを制御する
為、Ｂ+ イオンを１〜８×１０12cm2 程度のドーズ量で
打ち込む。
【００１３】次に図３を参照してゲート電極形成工程を
説明する。まず、ゲート酸化膜上にＬＰＣＶＤ法でＳｉ
3 Ｎ4 薄膜を約１０〜２０nm成膜する。場合によっては
このＳｉ3 Ｎ4 薄膜表面を酸化しＳｉＯ2 膜を約１〜２
nm形成する。この様にして形成されたゲート絶縁膜はＳ
ｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 の３層構造となる為ＯＮ
Ｏ構造と呼ばれている。この構造はゲート耐圧を十分確
保でき信頼性が向上する。このゲート絶縁膜上に燐をド
ープした低抵抗多結晶シリコンを約３５０nm形成しパタ
ニングしてゲート電極とする。ゲート電極の具体的な形
成方法としては以下のものが挙げられる。ノンドープ多
結晶シリコン薄膜を形成しＰＣｌＯ3 ガスから燐を拡散
させる方法がある。又、ＰＣｌＯ3 ガスの代りにＰＳＧ
膜を用い燐拡散を行なう方法がある。あるいはＬＰＣＶ
Ｄ法でＳｉＨ4 ガスとＰＨ3 ガスの混合ガスを熱分解さ
せ、ドープトｐｏｌｙ−Ｓｉを成膜する方法がある。本
実施例では最初に述べた方法を採用した。続いてＬＤＤ
領域を形成する工程に移る。ｎチャネル型ＴＦＴの場
合、ゲート電極形成後Ａｓ+ 又はＰ+ イオンを０．２〜
１．５×１０13／cm2 のドーズ量で打ち込む。なお、ｐ
チャネル型ＴＦＴの場合にはＢ+ イオンを０．１〜２．
０×１０13／cm2 のドーズ量で同様に打ち込めば良い。
続いてＳｉ3 Ｎ4 膜カットを行なう。具体的には、ゲー
ト電極をマスクとしてドライエッチングを行ないＳｉ3
Ｎ4 膜のみを選択的に除去する。この結果、ゲート電極
の直下のみにＳｉＮ4 膜が残される事になる。この除去
処理はサイドエッチを最小にする為に反応性イオンエッ
チング法を用いる事が望ましい。なおこの実施例ではソ
ース及びドレイン領域を形成する前にＳｉ3 Ｎ4 膜のカ
ットを行なっているがこれに限られるものではない。ソ
ース及びドレイン領域を形成した後Ｓｉ3 Ｎ4 膜をカッ
トしても良い。
説明する。まず、ゲート酸化膜上にＬＰＣＶＤ法でＳｉ
3 Ｎ4 薄膜を約１０〜２０nm成膜する。場合によっては
このＳｉ3 Ｎ4 薄膜表面を酸化しＳｉＯ2 膜を約１〜２
nm形成する。この様にして形成されたゲート絶縁膜はＳ
ｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 の３層構造となる為ＯＮ
Ｏ構造と呼ばれている。この構造はゲート耐圧を十分確
保でき信頼性が向上する。このゲート絶縁膜上に燐をド
ープした低抵抗多結晶シリコンを約３５０nm形成しパタ
ニングしてゲート電極とする。ゲート電極の具体的な形
成方法としては以下のものが挙げられる。ノンドープ多
結晶シリコン薄膜を形成しＰＣｌＯ3 ガスから燐を拡散
させる方法がある。又、ＰＣｌＯ3 ガスの代りにＰＳＧ
膜を用い燐拡散を行なう方法がある。あるいはＬＰＣＶ
Ｄ法でＳｉＨ4 ガスとＰＨ3 ガスの混合ガスを熱分解さ
せ、ドープトｐｏｌｙ−Ｓｉを成膜する方法がある。本
実施例では最初に述べた方法を採用した。続いてＬＤＤ
領域を形成する工程に移る。ｎチャネル型ＴＦＴの場
合、ゲート電極形成後Ａｓ+ 又はＰ+ イオンを０．２〜
１．５×１０13／cm2 のドーズ量で打ち込む。なお、ｐ
チャネル型ＴＦＴの場合にはＢ+ イオンを０．１〜２．
０×１０13／cm2 のドーズ量で同様に打ち込めば良い。
続いてＳｉ3 Ｎ4 膜カットを行なう。具体的には、ゲー
ト電極をマスクとしてドライエッチングを行ないＳｉ3
Ｎ4 膜のみを選択的に除去する。この結果、ゲート電極
の直下のみにＳｉＮ4 膜が残される事になる。この除去
処理はサイドエッチを最小にする為に反応性イオンエッ
チング法を用いる事が望ましい。なおこの実施例ではソ
ース及びドレイン領域を形成する前にＳｉ3 Ｎ4 膜のカ
ットを行なっているがこれに限られるものではない。ソ
ース及びドレイン領域を形成した後Ｓｉ3 Ｎ4 膜をカッ
トしても良い。
【００１４】次に図４を参照してソース及びドレイン領
域形成工程を説明する。ゲート電極の両側面から１μｍ
程度をＬＤＤ領域として残す様にレジストを形成する。
続いてＡｓ+ イオンを１〜３×１０15／cm2 のドーズ量
で打ち込みソース領域及びドレイン領域を形成する。な
お、ｐチャネル型ＴＦＴを作成する場合にはＢ+ イオン
を打ち込む。この後ＬＰＣＶＤ法で第１ＰＳＧ膜を約６
００nm形成し、１０００℃１０分間ないし２０分間のＮ
2 アニールを行なってソース領域、ドレイン領域及びＬ
ＤＤ領域を活性化させる。最後にソース領域及びドレイ
ン領域に連通するコンタクトホールを形成する。
域形成工程を説明する。ゲート電極の両側面から１μｍ
程度をＬＤＤ領域として残す様にレジストを形成する。
続いてＡｓ+ イオンを１〜３×１０15／cm2 のドーズ量
で打ち込みソース領域及びドレイン領域を形成する。な
お、ｐチャネル型ＴＦＴを作成する場合にはＢ+ イオン
を打ち込む。この後ＬＰＣＶＤ法で第１ＰＳＧ膜を約６
００nm形成し、１０００℃１０分間ないし２０分間のＮ
2 アニールを行なってソース領域、ドレイン領域及びＬ
ＤＤ領域を活性化させる。最後にソース領域及びドレイ
ン領域に連通するコンタクトホールを形成する。
【００１５】最後に図５を参照して水素化処理工程を説
明する。まずＡｌ電極を約６００nm形成しパタニングす
る。この上にさらに第２のＰＳＧ膜を約４００nm形成す
る。続いてＰＣＶＤ法を用い窒化シリコン膜（Ｐ−Ｓｉ
Ｎx 膜）を約１００nm形成する。このＰ−ＳｉＮx 膜は
水素原子を多量に含んでおり、成膜後にアニールする事
でＴＦＴの水素化を効果的に行なえる。水素化によりｐ
ｏｌｙ−Ｓｉの欠陥密度を減少させＴＦＴのリーク電流
を抑制できる。この時、ＬＤＤ領域上からゲート窒化膜
が予め除去されているのでチャネル領域を含めて水素化
が極めて効率的に行なえる。なお、この様にして製造さ
れたＴＦＴを液晶ディスプレイに応用する場合には、こ
の後に画素電極用の透明導電膜を形成する工程が加わる
が、ここでは省略する。この様にして作成されたＴＦＴ
はチャネル長Ｌが例えば５μｍでありチャネル幅Ｗは例
えば３μｍである。但し画素駆動用スイッチング素子と
してではなく周辺回路素子として用いる場合にはチャネ
ル長Ｌを例えば７μｍに設定しチャネル幅Ｗを例えば２
０μｍに設定しても良い。
明する。まずＡｌ電極を約６００nm形成しパタニングす
る。この上にさらに第２のＰＳＧ膜を約４００nm形成す
る。続いてＰＣＶＤ法を用い窒化シリコン膜（Ｐ−Ｓｉ
Ｎx 膜）を約１００nm形成する。このＰ−ＳｉＮx 膜は
水素原子を多量に含んでおり、成膜後にアニールする事
でＴＦＴの水素化を効果的に行なえる。水素化によりｐ
ｏｌｙ−Ｓｉの欠陥密度を減少させＴＦＴのリーク電流
を抑制できる。この時、ＬＤＤ領域上からゲート窒化膜
が予め除去されているのでチャネル領域を含めて水素化
が極めて効率的に行なえる。なお、この様にして製造さ
れたＴＦＴを液晶ディスプレイに応用する場合には、こ
の後に画素電極用の透明導電膜を形成する工程が加わる
が、ここでは省略する。この様にして作成されたＴＦＴ
はチャネル長Ｌが例えば５μｍでありチャネル幅Ｗは例
えば３μｍである。但し画素駆動用スイッチング素子と
してではなく周辺回路素子として用いる場合にはチャネ
ル長Ｌを例えば７μｍに設定しチャネル幅Ｗを例えば２
０μｍに設定しても良い。
【００１６】図６に、ＬＤＤ領域上にＳｉ3 Ｎ4 膜があ
る場合とＳｉ3 Ｎ4 膜を除去した場合の、水素化アニー
ル時間によるシート抵抗の変化を示す。縦軸はＬＤＤシ
ート抵抗を対数メモリでとってある。Ｓｉ3 Ｎ4 膜があ
る場合には水素化アニール時間を長くしてもＬＤＤ抵抗
はあまり変化しないのに対し、Ｓｉ3 Ｎ4 膜を除去した
場合は３０分程度のアニールで急激にＬＤＤ抵抗が下が
る事が分る。水素化処理により欠陥が減少する為不純物
イオンの活性化率が高くなりＬＤＤ抵抗が下がる。この
様にＳｉ3 Ｎ4 膜は水素の拡散を阻害する事が判明し
た。
る場合とＳｉ3 Ｎ4 膜を除去した場合の、水素化アニー
ル時間によるシート抵抗の変化を示す。縦軸はＬＤＤシ
ート抵抗を対数メモリでとってある。Ｓｉ3 Ｎ4 膜があ
る場合には水素化アニール時間を長くしてもＬＤＤ抵抗
はあまり変化しないのに対し、Ｓｉ3 Ｎ4 膜を除去した
場合は３０分程度のアニールで急激にＬＤＤ抵抗が下が
る事が分る。水素化処理により欠陥が減少する為不純物
イオンの活性化率が高くなりＬＤＤ抵抗が下がる。この
様にＳｉ3 Ｎ4 膜は水素の拡散を阻害する事が判明し
た。
【００１７】図７に従来のＴＦＴと本発明のＴＦＴのゲ
ート電圧対ドレイン電流曲線を示す。なお測定されたＴ
ＦＴのチャネル長Ｌは５μｍでありチャネル幅Ｗは３μ
ｍである。又、ソース／ドレイン間電圧を５Ｖに設定し
ソース／ゲート間電圧を１５Ｖに設定した。従来のＴＦ
Ｔでは４００℃で３時間以上の水素化アニールを行なっ
てもリーク電流を十分に下げる事はできなかった。又、
チャネル領域にも水素が拡散し難いのでＯＮ電流も十分
とれなかった。これに対し本発明のＴＦＴ構造では、チ
ャネル領域とＬＤＤ領域の水素化が十分に行なえるの
で、水素化アニール時間を３０分に短縮できるととも
に、従来に比較してＯＮ電流は３倍以上になり、リーク
電流あるいはＯＦＦ電流も１０分の１以下に下げる事が
できた。又前述した様な負電荷の蓄積によるＬＤＤ領域
の高抵抗化も起らない為、長時間駆動時の信頼性も確保
できる様になった。
ート電圧対ドレイン電流曲線を示す。なお測定されたＴ
ＦＴのチャネル長Ｌは５μｍでありチャネル幅Ｗは３μ
ｍである。又、ソース／ドレイン間電圧を５Ｖに設定し
ソース／ゲート間電圧を１５Ｖに設定した。従来のＴＦ
Ｔでは４００℃で３時間以上の水素化アニールを行なっ
てもリーク電流を十分に下げる事はできなかった。又、
チャネル領域にも水素が拡散し難いのでＯＮ電流も十分
とれなかった。これに対し本発明のＴＦＴ構造では、チ
ャネル領域とＬＤＤ領域の水素化が十分に行なえるの
で、水素化アニール時間を３０分に短縮できるととも
に、従来に比較してＯＮ電流は３倍以上になり、リーク
電流あるいはＯＦＦ電流も１０分の１以下に下げる事が
できた。又前述した様な負電荷の蓄積によるＬＤＤ領域
の高抵抗化も起らない為、長時間駆動時の信頼性も確保
できる様になった。
【００１８】図８に本発明にかかるＴＦＴの第２実施例
を示す。理解を容易にする為に第１実施例と同一の構成
要素については同一の参照番号を付してある。本実施例
のＴＦＴは例えばアクティブマトリクス型液晶表示装置
の周辺回路用あるいは駆動回路用に用いられる。この場
合にはドレイン側の方向が決まっているのでソース側に
はＬＤＤ領域を作らない様にしている。これによりＯＮ
電流が増加する。図示する様に、本実施例ではドレイン
領域４とチャネル領域５との間にのみＬＤＤ領域６が形
成されているとともに、このＬＤＤ領域６の上からＳｉ
3 Ｎ4 膜８が除去されている。かかる構造は例えば以下
の工程により製造できる。即ち、Ｓｉ3Ｎ4 膜をドレイ
ン側だけＬＤＤ領域として残した形でパタニングし、続
いてレジストを残したままイオンインプランテーション
を行なえば図示するＬＤＤ領域とソース／ドレイン領域
ができる。この後、ドレイン側に突き出ているＳｉ3 Ｎ
4膜をエッチングにより除去すれば良い。
を示す。理解を容易にする為に第１実施例と同一の構成
要素については同一の参照番号を付してある。本実施例
のＴＦＴは例えばアクティブマトリクス型液晶表示装置
の周辺回路用あるいは駆動回路用に用いられる。この場
合にはドレイン側の方向が決まっているのでソース側に
はＬＤＤ領域を作らない様にしている。これによりＯＮ
電流が増加する。図示する様に、本実施例ではドレイン
領域４とチャネル領域５との間にのみＬＤＤ領域６が形
成されているとともに、このＬＤＤ領域６の上からＳｉ
3 Ｎ4 膜８が除去されている。かかる構造は例えば以下
の工程により製造できる。即ち、Ｓｉ3Ｎ4 膜をドレイ
ン側だけＬＤＤ領域として残した形でパタニングし、続
いてレジストを残したままイオンインプランテーション
を行なえば図示するＬＤＤ領域とソース／ドレイン領域
ができる。この後、ドレイン側に突き出ているＳｉ3 Ｎ
4膜をエッチングにより除去すれば良い。
【００１９】図９に本発明にかかるＴＦＴの第３実施例
を示す。本実施例においても第２実施例と同様にドレイ
ン側だけにＬＤＤ領域６が形成されている。第２実施例
と異なる点は、ＬＤＤ領域の形成されていないソース領
域３側はＳｉ3 Ｎ4 膜８で被覆されている事である。か
かる構造によりＴＦＴの耐圧が改善できる。本実施例の
構造は例えば以下の工程により製造できる。Ｓｉ3 Ｎ4
膜をエッチングする前にレジストパタンだけでＬＤＤ領
域とソース／ドレイン領域を形成し、その後ドレイン側
のＳｉ3 Ｎ4 膜だけを選択的にエッチング除去する。
を示す。本実施例においても第２実施例と同様にドレイ
ン側だけにＬＤＤ領域６が形成されている。第２実施例
と異なる点は、ＬＤＤ領域の形成されていないソース領
域３側はＳｉ3 Ｎ4 膜８で被覆されている事である。か
かる構造によりＴＦＴの耐圧が改善できる。本実施例の
構造は例えば以下の工程により製造できる。Ｓｉ3 Ｎ4
膜をエッチングする前にレジストパタンだけでＬＤＤ領
域とソース／ドレイン領域を形成し、その後ドレイン側
のＳｉ3 Ｎ4 膜だけを選択的にエッチング除去する。
【００２０】なお、第１ないし第３実施例においてはＴ
ＦＴのチャネル長を７μｍあるいは５μｍに設定し、チ
ャネル幅を対応して２０μｍ又は３μｍに設定し、ＬＤ
Ｄ長を１μｍに設定していたが、ＴＦＴの寸法はこれに
限られるものではなく、ソース／ドレイン耐圧が確保で
きればチャネル長、チャネル幅、ＬＤＤ長ともさらに短
くしても良い。各寸法が長くなる場合は何ら問題を生じ
ない。又、上述した各実施例においてはＴＦＴのゲート
電極が多結晶シリコンで構成され、ゲート絶縁膜がＯＮ
Ｏ構造を有し、配線材はＡｌ電極を用いているが、本発
明はこれに限られるものではない。ゲート電極は、例え
ばシリサイド、ポリサイド、あるいは金属としてＴａ，
Ａｌ，Ｃｒ，Ｍｏ，Ｎｉ及びこれらの合金等を用いても
良い。ゲート絶縁膜は例えば窒化シリコン、酸化タンタ
ルと窒化シリコンの組み合わせ等を用いる事ができる。
配線材としては、例えばＴａ，Ｃｒ，Ｍｏ，Ｎｉ及びこ
れらの合金を用いる事もできる。加えて、本発明はＴＦ
Ｔとしてプレーナ型、正スタガ型又は逆スタガ型のいず
れにも適用可能である事は勿論である。
ＦＴのチャネル長を７μｍあるいは５μｍに設定し、チ
ャネル幅を対応して２０μｍ又は３μｍに設定し、ＬＤ
Ｄ長を１μｍに設定していたが、ＴＦＴの寸法はこれに
限られるものではなく、ソース／ドレイン耐圧が確保で
きればチャネル長、チャネル幅、ＬＤＤ長ともさらに短
くしても良い。各寸法が長くなる場合は何ら問題を生じ
ない。又、上述した各実施例においてはＴＦＴのゲート
電極が多結晶シリコンで構成され、ゲート絶縁膜がＯＮ
Ｏ構造を有し、配線材はＡｌ電極を用いているが、本発
明はこれに限られるものではない。ゲート電極は、例え
ばシリサイド、ポリサイド、あるいは金属としてＴａ，
Ａｌ，Ｃｒ，Ｍｏ，Ｎｉ及びこれらの合金等を用いても
良い。ゲート絶縁膜は例えば窒化シリコン、酸化タンタ
ルと窒化シリコンの組み合わせ等を用いる事ができる。
配線材としては、例えばＴａ，Ｃｒ，Ｍｏ，Ｎｉ及びこ
れらの合金を用いる事もできる。加えて、本発明はＴＦ
Ｔとしてプレーナ型、正スタガ型又は逆スタガ型のいず
れにも適用可能である事は勿論である。
【００２１】最後に図１０を参照して、本発明にかかる
ＴＦＴを用いて構成されたアクティブマトリクス型液晶
表示装置の一例を説明する。この液晶表示装置はアクテ
ィブマトリクス基板２１と対向基板２２をスペーサ２３
により貼り合わせた構造を有し両基板の間に液晶層が充
填されている。アクティブマトリクス基板２１の表面に
はマトリクス状に配列された画素電極２４とこの画素電
極２４を駆動する第１の薄膜トランジスタ２５とからな
る液晶表示部２６と、この液晶表示部２６に接続される
とともに第２の薄膜トランジスタを有する駆動回路部２
７とが形成されている。一方、対向基板２２の内表面に
は対向電極が形成されている。第１及び第２の薄膜トラ
ンジスタの少なくとも一方は、ソース側及びドレイン側
のＬＤＤ領域の少なくとも一方からゲート窒化膜が除去
された構造を有している。
ＴＦＴを用いて構成されたアクティブマトリクス型液晶
表示装置の一例を説明する。この液晶表示装置はアクテ
ィブマトリクス基板２１と対向基板２２をスペーサ２３
により貼り合わせた構造を有し両基板の間に液晶層が充
填されている。アクティブマトリクス基板２１の表面に
はマトリクス状に配列された画素電極２４とこの画素電
極２４を駆動する第１の薄膜トランジスタ２５とからな
る液晶表示部２６と、この液晶表示部２６に接続される
とともに第２の薄膜トランジスタを有する駆動回路部２
７とが形成されている。一方、対向基板２２の内表面に
は対向電極が形成されている。第１及び第２の薄膜トラ
ンジスタの少なくとも一方は、ソース側及びドレイン側
のＬＤＤ領域の少なくとも一方からゲート窒化膜が除去
された構造を有している。
【００２２】
【発明の効果】以上説明した様に、本発明によれば、Ｌ
ＤＤ領域の上部からゲート窒化膜を除去した構造を有し
ているので、ＬＤＤ領域中に容易に水素を拡散する事が
でき短時間の水素化アニールでＯＮ／ＯＦＦ比の高いＬ
ＤＤ ＴＦＴを作成する事ができるという効果がある。
又、ＬＤＤ構造に近接した領域に負電荷が蓄積されない
ので、ＬＤＤ領域の空乏化による高抵抗化を防ぐ事がで
きるという効果がある。この為、ＴＦＴの実動作の信頼
性を著しく改善する事ができその効果は絶大である。
ＤＤ領域の上部からゲート窒化膜を除去した構造を有し
ているので、ＬＤＤ領域中に容易に水素を拡散する事が
でき短時間の水素化アニールでＯＮ／ＯＦＦ比の高いＬ
ＤＤ ＴＦＴを作成する事ができるという効果がある。
又、ＬＤＤ構造に近接した領域に負電荷が蓄積されない
ので、ＬＤＤ領域の空乏化による高抵抗化を防ぐ事がで
きるという効果がある。この為、ＴＦＴの実動作の信頼
性を著しく改善する事ができその効果は絶大である。
【図１】本発明にかかる薄膜トランジスタの第１実施例
を示す模式的な断面図である。
を示す模式的な断面図である。
【図２】本発明にかかる薄膜トランジスタの製造工程図
である。
である。
【図３】同じく製造工程図である。
【図４】同じく製造工程図である。
【図５】同じく製造工程図である。
【図６】水素化アニール時間によるＬＤＤ抵抗の変化を
示すグラフである。
示すグラフである。
【図７】ｎチャネル型ＬＤＤ ＴＦＴのゲート電圧／ド
レイン電流曲線を示すグラフである。
レイン電流曲線を示すグラフである。
【図８】本発明にかかる薄膜トランジスタの第２実施例
を示す模式的な断面図である。
を示す模式的な断面図である。
【図９】本発明にかかる薄膜トランジスタの第３実施例
を示す模式的な断面図である。
を示す模式的な断面図である。
【図１０】本発明にかかる薄膜トランジスタを用いて構
成されたアクティブマトリクス型液晶表示装置の一例を
示す斜視図である。
成されたアクティブマトリクス型液晶表示装置の一例を
示す斜視図である。
【図１１】従来の薄膜トランジスタの構造を示す断面図
である。
である。
【図１２】図１１に示す従来の薄膜トランジスタのドレ
イン端部を拡大した模式図である。
イン端部を拡大した模式図である。
１ 石英基板 ２ ｐｏｌｙ−Ｓｉ膜 ３ ソース領域 ４ ドレイン領域 ５ チャネル領域 ６ ＬＤＤ領域 ７ ゲート電極 ８ Ｓｉ3 Ｎ4 膜 ９ ＳｉＯ2 膜
Claims (3)
- 【請求項１】 絶縁基板上に形成された薄膜トランジス
タにおいて、 前記薄膜トランジスタが、ソース不純物領域及びドレイ
ン不純物領域とチャネル領域との間の少なくとも一方に
前記不純物領域と同一導電型の低濃度不純物領域を有す
る多結晶半導体層と、この多結晶半導体層とゲート電極
との間に挟まれたゲート絶縁膜とからなり、前記ゲート
絶縁膜は、前記ゲート電極の底面に接する様に設けられ
た窒化膜及び酸化膜を２層以上積層して構成された第１
の絶縁領域と、前記低濃度不純物領域の少なくとも一方
の上方に設けられた酸化膜のみからなる第２の絶縁領域
とを備えた事を特徴とする薄膜トランジスタ。 - 【請求項２】 マトリクス状に配列された画素電極とこ
の画素電極に接続された薄膜トランジスタを備えた一方
の基板と、対向電極を有し前記一方の基板に対向配置さ
れた他方の基板と、両方の基板に保持された液晶層とを
備えた液晶表示装置において、 前記薄膜トランジスタが、ソース不純物領域及びドレイ
ン不純物領域とチャネル領域との間の少なくとも一方に
前記不純物領域と同一導電型の低濃度不純物領域を有す
る多結晶半導体層と、この多結晶半導体層とゲート電極
との間に挟まれたゲート絶縁膜とからなり、前記ゲート
絶縁膜は、前記ゲート電極の底面に接する様に設けられ
た窒化膜及び酸化膜を２層以上積層して構成された第１
の絶縁領域と、前記低濃度不純物領域の少なくとも一方
の上方に設けられた酸化膜のみからなる第２の絶縁領域
とを備えた事を特徴とする液晶表示装置。 - 【請求項３】 マトリクス状に配列された画素電極とこ
の画素電極を駆動する第１の薄膜トランジスタとからな
る液晶表示部と、この液晶表示部に接続されるとともに
第２の薄膜トランジスタを有する駆動回路部とが形成さ
れたアクティブマトリクス基板と、対向電極を有し前記
アクティブマトリクス基板に対向配置された対向基板
と、前記アクティブマトリクス基板と対向基板との間に
保持された液晶層とを備えた液晶表示装置において、 前記第１及び第２の薄膜トランジスタの少なくとも一方
の薄膜トランジスタが、ソース不純物領域及びドレイン
不純物領域とチャネル領域との間の少なくとも一方に前
記不純物領域と同一導電型の低濃度不純物領域を有する
多結晶半導体層と、この多結晶半導体層とゲート電極と
の間に挟まれたゲート絶縁膜とからなり、前記ゲート絶
縁膜は、前記ゲート電極の底面に接する様に設けられた
窒化膜及び酸化膜を２層以上積層して構成された第１の
絶縁領域と、前記低濃度不純物領域の少なくとも一方の
上方に設けられた酸化膜のみからなる第２の絶縁領域と
を備えた事を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10214692A JP3128939B2 (ja) | 1992-03-27 | 1992-03-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10214692A JP3128939B2 (ja) | 1992-03-27 | 1992-03-27 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275701A true JPH05275701A (ja) | 1993-10-22 |
| JP3128939B2 JP3128939B2 (ja) | 2001-01-29 |
Family
ID=14319612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10214692A Expired - Fee Related JP3128939B2 (ja) | 1992-03-27 | 1992-03-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128939B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995003629A1 (en) * | 1993-07-26 | 1995-02-02 | Seiko Epson Corporation | Thin film semiconductor device, its manufacture, and display system |
| JP2001222240A (ja) * | 1999-11-29 | 2001-08-17 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電気器具 |
| US7087963B1 (en) * | 1999-03-16 | 2006-08-08 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| WO2009139204A1 (ja) * | 2008-05-12 | 2009-11-19 | シャープ株式会社 | 薄膜トランジスタおよびそれを備えた光センサ回路並びに表示装置 |
| US7781775B2 (en) | 2006-01-25 | 2010-08-24 | Sharp Kabushiki Kaisha | Production method of semiconductor device and semiconductor device |
| US7888878B2 (en) | 2001-07-12 | 2011-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device using electron source elements and method of driving same |
| JP2012169327A (ja) * | 2011-02-10 | 2012-09-06 | Seiko Epson Corp | 薄膜トランジスターの製造方法 |
| WO2019171815A1 (ja) * | 2018-03-07 | 2019-09-12 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1992
- 1992-03-27 JP JP10214692A patent/JP3128939B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995003629A1 (en) * | 1993-07-26 | 1995-02-02 | Seiko Epson Corporation | Thin film semiconductor device, its manufacture, and display system |
| US6180957B1 (en) | 1993-07-26 | 2001-01-30 | Seiko Epson Corporation | Thin-film semiconductor device, and display system using the same |
| US7087963B1 (en) * | 1999-03-16 | 2006-08-08 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| US7572685B2 (en) | 1999-03-16 | 2009-08-11 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| JP2001222240A (ja) * | 1999-11-29 | 2001-08-17 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電気器具 |
| US7888878B2 (en) | 2001-07-12 | 2011-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device using electron source elements and method of driving same |
| US8022633B2 (en) | 2001-07-12 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device using electron source elements and method of driving same |
| US7781775B2 (en) | 2006-01-25 | 2010-08-24 | Sharp Kabushiki Kaisha | Production method of semiconductor device and semiconductor device |
| WO2009139204A1 (ja) * | 2008-05-12 | 2009-11-19 | シャープ株式会社 | 薄膜トランジスタおよびそれを備えた光センサ回路並びに表示装置 |
| JP2012169327A (ja) * | 2011-02-10 | 2012-09-06 | Seiko Epson Corp | 薄膜トランジスターの製造方法 |
| WO2019171815A1 (ja) * | 2018-03-07 | 2019-09-12 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2019160819A (ja) * | 2018-03-07 | 2019-09-19 | 株式会社ジャパンディスプレイ | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128939B2 (ja) | 2001-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7479657B2 (en) | Semiconductor device including active matrix circuit | |
| JP3338481B2 (ja) | 液晶表示装置 | |
| EP0480635A1 (en) | Thin film transistor and a method of manufacturing thereof | |
| JPH1174541A (ja) | ディスプレイ基板の製造方法 | |
| JPH10189998A (ja) | 表示用薄膜半導体装置及びその製造方法 | |
| JP3296975B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2006269808A (ja) | 半導体装置および画像表示装置 | |
| JPH10256554A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07263705A (ja) | 薄膜トランジスタ | |
| JP3128939B2 (ja) | 薄膜トランジスタ | |
| JPH0722627A (ja) | 薄膜半導体装置及びアクティブマトリクス液晶表示装置 | |
| JPH09186337A (ja) | 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置 | |
| JP2005311037A (ja) | 半導体装置およびその製造方法 | |
| JPH098314A (ja) | 薄膜トランジスタ | |
| JPH0675247A (ja) | 液晶ディスプレイ駆動用ｔｆｔ基板 | |
| JP2009117717A (ja) | 半導体装置及びその製造方法 | |
| CN100505310C (zh) | 半导体装置和图像显示装置 | |
| JP4510396B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4342191B2 (ja) | 薄膜トランジスタを備えた装置及びその製造方法 | |
| JPH06275830A (ja) | アキュムレーション型多結晶シリコン薄膜トランジスタ | |
| JPH0778996A (ja) | 表示素子基板用半導体装置の製造方法 | |
| JP4160174B2 (ja) | 半導体装置 | |
| JPH05259457A (ja) | 薄膜トランジスタ | |
| JP5414712B2 (ja) | 半導体装置 | |
| KR100191786B1 (ko) | 박막트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |