JPH05276048A - デジタル／アナログ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 ミュート動作時にクリック音などのノイズが
出力されない１ビット方式のデジタル／アナログ変換回
路を提供する。 【構成】 デジタルオーディオデータをデジタルフィル
タ２によりオーバーサンプリングした後、ノイズシェー
パ３によりビット圧縮し、ビット圧縮されたデータをパ
ルス変換部４で出力パルスの数又は幅が変化する１ビッ
トデータに変換し、変換されたデータをアナログフィル
タ５により平滑化した後、アナログミュート回路６によ
り所定時にミュートさせて出力させるデジタル／アナロ
グ変換回路において、第１のミュート制御信号と、この
第１のミュート制御信号よりアナログミュート回路６の
応答時間に対応してタイミングが遅れた第２のミュート
制御信号とを発生させ、第１のミュート制御信号をアナ
ログミュート回路６に供給すると共に、第２のミュート
制御信号をパルス変換部４に供給するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１ビット方式のデジタ
ル／アナログ変換器と称されるデジタル／アナログ変換
回路に関し、特にアナログ変換されたアナログオーディ
オ信号をミュートさせるミュート回路が付加されたデジ
タル／アナログ変換回路に関する。

【０００２】

【従来の技術】従来、デジタルオーディオ信号をアナロ
グオーディオ信号に変換するデジタル／アナログ変換回
路として、１ビット方式のデジタル／アナログ変換回路
が実用化されている。この１ビット方式のデジタル／ア
ナログ変換回路は、変換された出力として、数又は幅が
変化する１ビット系列のパルス信号が得られるもので、
このパルス信号の数又は幅が変化する出力を、ローパス
フィルタに供給して平均化することで、アナログオーデ
ィオ信号が得られる。この場合、デジタル／アナログ変
換回路が出力するパルス波形は、レベルがハイレベル又
はローレベルの２値の何れかであり、入力デジタルデー
タに応じてパルス波形の数が変化するものがパルス数変
調（ＰＮＭ）と称され、パルス波形の幅が変化するもの
がパルス幅変調（ＰＷＭ）と称される。このような方式
のデジタル／アナログ変換回路によると、変換時に発生
する歪みを最小限に抑えることができ、歪みのない良好
なアナログオーディオ信号に変換することができる。

【０００３】この種の１ビット方式のデジタル／アナロ
グ変換回路の実際の構成について図５を参照して説明す
ると、図中１はコンパクトディスク（ＣＤ）から再生し
たデジタルオーディオデータなどが供給されるデジタル
オーディオデータ入力端子を示し、この入力端子１に得
られる所定ビット数（例えば１サンプル１６ビット）の
デジタルオーディオデータを、デジタルフィルタ２に供
給する。このデジタルフィルタ２では、供給されるデジ
タルオーディオデータのオーバサンプリングを行い、サ
ンプリング周波数を整数倍に高くする。そして、デジタ
ルフィルタ２でオーバサンプリングされたデジタルオー
ディオデータをノイズシェーパ３に供給し、１サンプル
当たりのビット数を圧縮する処理を行う。例えば、ノイ
ズシェーパ３で１６ビットを４ビットに圧縮する処理が
行われ、ノイズシェーパ３でビット圧縮された４ビット
データとして、量子化ステップが０，±０．２５，±
０．５，±０．７５，±１．０の９値のデータとする。

【０００４】そして、ビット圧縮されたデジタルオーデ
ィオデータを、パルス変換部４に供給し、１ビット（２
値）のパルスデータに変換する。この変換により、パル
ス波形の数が変化するパルス数変調又はパルス波形の幅
が変化するパルス幅変調を行い、変換されたパルスデー
タをアナログフィルタ（ローパスフィルタ）５に供給
し、このアナログフィルタ５で平滑化し、オーディオレ
ベルの変化と信号波形の変化とが一致するアナログオー
ディオ信号とする。

【０００５】ここで、デジタル／アナログ変換回路の構
成によっては、変換されたアナログオーディオ信号を所
定時にミュートさせるアナログミュート回路を、アナロ
グフィルタの後段に接続する場合がある。即ち、図５の
例では、出力パルスを平滑化するアナログフィルタ５の
後段に、アナログミュート回路６を接続し、このアナロ
グミュート回路６の出力を、アナログオーディオ信号と
して出力端子７からアナログオーディオ再生回路（図示
せず）に供給する。ここで、アナログミュート回路６
は、外部から端子８を介して供給されるミュート制御信
号によりミュート動作が制御され、出力されるオーディ
オ信号をミュート状態（即ち無音状態）にしたいとき、
ミュート動作（即ち出力レベルを０Ｖレベルにさせる動
作）が行われ、他の状態（即ちミュートさせない状態）
ではアナログフィルタ５側から供給されるアナログオー
ディオ信号をそのまま出力させる。

【０００６】また、アナログミュート回路６によりミュ
ート動作を行う場合には、デジタル／アナログ変換回路
を構成する他の回路にも端子８に得られるミュート制御
信号を供給して、パルス変換部４からデューティ５０％
のパルスが出力されるようにする場合がある。このデュ
ーティ５０％のパルスは、アナログフィルタ５での平滑
化で０Ｖレベルになり、デジタルデータ処理によっても
ミュート動作が行われ、アナログミュート回路６でのミ
ュート動作と共に作動することで、確実なミュートが行
われるようにしてある。

【０００７】このようなアナログミュート回路がデジタ
ル／アナログ変換回路に接続されていることで、出力さ
れるオーディオ信号を一時的に強制的な無音状態にする
ミュート動作が簡単に行われる。

【０００８】

【発明が解決しようとする課題】ところで、このような
回路によりミュート動作が行われる場合、同じミュート
制御信号によりパルス変換部などでのデジタル処理によ
るミュート動作と、アナログミュート回路によるミュー
ト動作とを行うようにすると、ミュート動作が行われる
タイミングがずれて、ミュート動作の開始時に一時的に
クリック音がノイズとして発生してしまう不都合があっ
た。

【０００９】即ち、この種の回路でミュート動作が行わ
れる場合のタイミングを図６に示すと、図６のＡに示す
リセット信号がハイレベルからローレベルに変化するこ
とでミュート動作が行われる場合、この変化するタイミ
ングｔ１でデジタル処理によるミュート動作が直ちに行
われて、パルス変換部の出力パルスは図６のＣに示すよ
うにデューティ５０％のパルスに切換わる。これに対
し、アナログミュート回路６でのアナログ処理によるミ
ュート動作は、図６のＢに示すようにタイミングｔ１か
ら遅れたタイミングｔ２で作動し始める（図６のＢのハ
イレベル期間がミュート動作中）。このタイミングの遅
れは、アナログミュート回路６を構成するトランジスタ
などのスイッチ素子の応答性が悪いためである。なお、
ここではリセット信号をミュート制御信号としてある。

【００１０】このようにデューティ５０％のパルスが出
力し始めるタイミングｔ１と、アナログミュート回路６
のアナログ出力がミュート状態になるタイミングｔ２と
が異なると、アナログ出力が完全にミュート状態になる
までの間（即ちタイミングｔ１とｔ２との間）で、アナ
ログ出力にクリック音がノイズとして出力される可能性
があった。このクリック音のノイズは、パルス変換部で
出力がデューティ５０％のパルスに瞬時に切換えられる
ときに、過渡応答として発生するものである。

【００１１】本発明はかかる点に鑑み、ミュート動作時
にクリック音などのノイズが出力されない１ビット方式
のデジタル／アナログ変換回路を提供することを目的と
する。

【００１２】

【課題を解決するための手段】本発明は、例えば図１に
示すように、デジタルオーディオデータをデジタルフィ
ルタ２によりオーバーサンプリングし、このオーバーサ
ンプリングされたデータをノイズシェーパ３によりビッ
ト圧縮し、このビット圧縮されたデータをパルス変換部
４で出力パルスの数又は幅が変化する１ビットデータに
変換し、この変換された１ビットデータをアナログフィ
ルタ５により平滑化してアナログデータとし、このアナ
ログデータをアナログミュート回路６により所定時にミ
ュートさせて出力させるデジタル／アナログ変換回路に
おいて、第１のミュート制御信号と、この第１のミュー
ト制御信号よりアナログミュート回路６の応答時間に対
応してタイミングが遅れた第２のミュート制御信号とを
発生させ、第１のミュート制御信号をアナログミュート
回路６に供給すると共に、第２のミュート制御信号を少
なくともパルス変換部４に供給するようにしたものであ
る。

【００１３】

【作用】このようにしたことで、ミュート動作が行われ
るとき、最初に第１のミュート制御信号がアナログミュ
ート回路に供給され、この第１のミュート制御信号に基
づいてアナログミュート回路が遅れたタイミングでミュ
ーティングの動作を行うとほぼ同時に、第２のミュート
制御信号がパルス変換部などに供給され、デジタル的に
もミューティング動作が行われ、アナログ的なミューテ
ィング動作とデジタル的なミューティング動作とがほぼ
同時に行われるようになり、クリック音などのノイズが
出力されなくなる。

【００１４】

【実施例】以下、本発明の一実施例を、図１〜図４を参
照して説明する。この図１〜図４において、図５及び図
６に対応する部分には同一符号を付し、その詳細説明は
省略する。

【００１５】本例においては、上述した１ビット方式の
デジタル／アナログ変換回路に適用したもので、図１に
示すように構成する。即ち、本例においては入力端子８
に得られるリセット信号を、そのままアナログミュート
回路６に供給すると共に、この入力端子８に得られるリ
セット信号を、カウント回路１０によるカウント動作で
遅延させて、デジタルフィルタ２とノイズシェーパ３と
パルス変換部４とに供給する。ここで、カウント回路１
０での遅延時間は、アナログミュート回路６にリセット
信号が供給されてから実際にミュート動作が行われるま
での時間よりも、若干長い時間としてある。なお、入力
端子８に得られるリセット信号は、このデジタル／アナ
ログ変換回路が組み込まれたオーディオ装置の出力信号
をミュート状態にさせるとき、このオーディオ装置の中
央制御装置（図示せず）から出力される信号である。

【００１６】ここで、カウント回路１０の構成を図２に
示すと、端子８に得られるリセット信号をＤフリップフ
ロップ１２のＤ入力端に供給し、リセット信号を端子１
１に得られるこのオーディオ装置のシステムクロックに
同期した信号とする。そして、Ｄフリップフロップ１２
のＱ出力を、Ｄフリップフロップ１３のＤ入力端と立ち
下がり検出回路１４とに供給する。この立ち下がり検出
回路１４では、端子８に得られるリセット信号をインバ
ータゲート１５で反転させた信号と、Ｄフリップフロッ
プ１２のＱ出力とをＮＡＮＤゲート１６に供給し、この
ＮＡＮＤゲート１６での論理演算により立ち下がりを検
出させる。そして、ＮＡＮＤゲート１６の出力を、立ち
下がり検出回路１４の出力としてカウンタ１７のリセッ
ト信号入力Ｒに供給する。このカウンタ１７は、端子１
１からのシステムクロックを分周させる処理が行われ、
リセット信号入力Ｒに得られる立ち下がり検出信号によ
り分周動作が開始され、分周されたクロックＱｎが得ら
れる。そして、この分周されたクロックＱｎを、Ｄフリ
ップフロップ１３のクロック入力端ＣＬＫに供給する。

【００１７】そして、Ｄフリップフロップ１３のＤ入力
端には、Ｄフリップフロップ１２のＱ出力（クロックに
同期したリセット信号）が供給されるので、Ｄフリップ
フロップ１３での処理で、このクロックに同期したリセ
ット信号が、分周されたクロックＱｎに同期したタイミ
ングで立ち上がる信号として出力される。そして、この
Ｄフリップフロップ１３のＱ出力をＯＲゲート１８の一
方の入力端に供給し、端子８に得られるリセット信号を
ＯＲゲート１８の他方の入力端に供給し、このＯＲゲー
ト１８の論理和出力を出力端子１９に供給する。

【００１８】このように構成されるカウント回路１０の
動作を、図４を参照して説明すると、例えば図４のＡに
示すリセット信号が入力端子８に得られるとする。この
リセット信号が任意のタイミングでハイレベルからロー
レベルに変化して、ミュート状態にさせる指示が行われ
たとする。このとき、このリセット信号はＤフリップフ
ロップ１２でシステムクロック（図４のＣ）との同期が
とられることで、図４のＢに示す信号となる。そして、
立ち下がり検出回路１４で、入力リセット信号とクロッ
ク同期リセット信号との論理演算が行われて、図４のＤ
に示す立ち下がり検出信号が得られる。このち下がり検
出信号がカウンタ１７のリセット信号入力Ｒに供給され
ることで、システムクロックを分周した分周クロック
（図４のＥ）の出力が開始され、この分周クロックの１
周期が経過したとき、Ｄフリップフロップ１３でリセッ
ト信号を変化させる処理が行われ、このリセット信号
（図４のＦ）と入力リセット信号との論理和をとること
で、図４のＧに示す出力リセット信号が得られる。

【００１９】従って、図４のＧに示す出力リセット信号
は、図４のＡに示す入力リセット信号に比べ、所定時間
ｔａだけ信号の立ち下がりが遅れたものになる。なお、
出力リセット信号はＯＲゲート１８で入力リセット信号
との論理和をとってあるので、端子８に得られるリセッ
ト信号の立ち上がりは、そのままのタイミングで出力リ
セット信号に加わる。

【００２０】そして本例においては、端子８に得られる
入力リセット信号を、そのままアナログミュート回路６
に第１のリセット信号として供給すると共に、カウント
回路１０により立ち下がりタイミングだけが遅れたリセ
ット信号を、デジタルフィルタ２とノイズシェーパ３と
パルス変換部４とに第２のリセット信号として供給す
る。

【００２１】その他の部分は、図５に示した従来の１ビ
ット方式のデジタル／アナログ変換回路と同様に構成す
る。

【００２２】次に、本例のデジタル／アナログ変換回路
のミュート時の動作を説明すると、ミュート制御信号と
してのリセット信号が供給されてミュート動作が行われ
るときには、図３のＡに示すように、端子８にハイレベ
ルからローレベルに変化するリセット信号を供給する。
このとき、このリセット信号は、そのままアナログミュ
ート回路６に第１のリセット信号として供給され、アナ
ログミュート回路６を構成するトランジスタなどの応答
が遅いために、所定時間ｔｂだけ遅れてアナログミュー
ト回路６がミュート動作を行う。ここで、図３のＣは、
アナログミュート回路６の動作状態を示し、ハイレベル
期間がミュート動作をしている期間を示す。

【００２３】そして、この端子８に得られるリセット信
号が、図３のＢに示すように、カウント回路１０により
立ち下がるタイミングがｔａだけ遅れた第２のリセット
信号とされる。そして、この第２のリセット信号が立ち
下がるタイミングで、パルス変換部４での通常のパルス
変換動作（入力デジタルオーディオデータに対応したパ
ルス変換動作）が停止して、デューティ５０％のパルス
が連続的に出力されるようになる（図３のＤ参照）。

【００２４】ここで本例では、このタイミングが遅れる
時間ｔａは、アナログミュート回路６の応答時間ｔｂよ
りも長くしてあるので、アナログミュート回路６が完全
に作動した状態になってから、パルス変換部４からデュ
ーティ５０％のパルスが出力されるようになり、パルス
変換部４の出力がデューティ５０％のパルスに切換わる
ときに生じるクリック音のノイズが、アナログミュート
回路６でのミュート動作でミューティングされ、アナロ
グオーディオ信号出力端子７にはこのクリック音のノイ
ズが出力されない。従って、ミュートさせる制御が行わ
れるときに、このミュート開始時にクリック音のノイズ
が出力されることがなく、良好なミュート動作が行われ
る。

【００２５】この場合、本例においてはカウント回路１
０によるカウント動作で、パルス変換部４などのデジタ
ル処理部に供給するリセット信号（第２のリセット信
号）を作成するようにしたので、パルス変換部４などの
デジタル処理部を構成する集積回路にカウント回路１０
を一体に組み込むことができ、抵抗器やコンデンサなど
の回路部品により遅延回路を組む場合に比べ、構成を簡
単にすることができる。このため、装置を低コストで構
成することが可能になると共に、回路基板上の回路部品
の実装面積を減らすことができる。

【００２６】また、本例のカウント回路１０によるリセ
ット信号の処理では、リセット信号が立ち上がる場合
（即ちミュート状態を解除する場合）に、リセット信号
の遅延が行われないので、パルス変換部４などのデジタ
ル処理部でのミュート状態の解除は、端子８に得られる
リセット信号に基づいて直ちに行われ、アナログミュー
ト回路６でのミュート動作が解除されると同時にアナロ
グオーディオ信号が出力端子７から出力されるようにな
り、ミュート動作の解除が遅れることがない。

【００２７】なお、上述実施例においては、カウント回
路によるカウント動作で遅延されたリセット信号をデジ
タルフィルタやノイズシェーパにも供給するようにし
て、これらの回路のリセットも行われるようにしたが、
少なくともパルス変換部にカウント回路からリセット信
号が供給されれば、ミュート動作に最低限必要な動作が
行われる。

【００２８】また、遅延されたリセット信号（ミュート
制御信号）を作成するカウント回路は、上述実施例では
一例を示したもので、他の回路構成としても良い。

【００２９】

【発明の効果】本発明によると、ミュート動作が行われ
るとき、アナログ的なミューティング動作とデジタル的
なミューティング動作とがほぼ同時に行われるようにな
り、クリック音などのノイズのないスムーズなミュート
状態への切換わりが行われる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】一実施例の要部を示す構成図である。

【図３】一実施例の説明に供するタイミング図である。

【図４】一実施例の説明に供するタイミング図である。

【図５】従来の１ビット方式のデジタル／アナログ変換
回路を示す構成図である。

【図６】図５の例の説明に供するタイミング図である。

【符号の説明】

１ デジタルオーディオデータ入力端子 ２ デジタルフィルタ ３ ノイズシェーパ ４ パルス変換部 ５ アナログフィルタ ６ アナログミュート回路 ７ アナログオーディオ信号出力端子 １０ カウント回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 デジタルオーディオデータをデジタルフ
   ィルタによりオーバーサンプリングし、該オーバーサン
   プリングされたデータをノイズシェーパによりビット圧
   縮し、該ビット圧縮されたデータをパルス変換部で出力
   パルスの数又は幅が変化する１ビットデータに変換し、
   該変換された１ビットデータをアナログフィルタにより
   平滑化してアナログデータとし、該アナログデータをア
   ナログミュート回路により所定時にミュートさせて出力
   させるデジタル／アナログ変換回路において、 第１のミュート制御信号と、該第１のミュート制御信号
   より上記アナログミュート回路の応答時間に対応してタ
   イミングが遅れた第２のミュート制御信号とを発生さ
   せ、 第１のミュート制御信号を上記アナログミュート回路に
   供給すると共に、第２のミュート制御信号を少なくとも
   上記パルス変換部に供給するようにしたデジタル／アナ
   ログ変換回路。