JPH05276583A - バックプレーン間のデジタルデータ伝送方式 - Google Patents
バックプレーン間のデジタルデータ伝送方式Info
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- JPH05276583A JPH05276583A JP4066356A JP6635692A JPH05276583A JP H05276583 A JPH05276583 A JP H05276583A JP 4066356 A JP4066356 A JP 4066356A JP 6635692 A JP6635692 A JP 6635692A JP H05276583 A JPH05276583 A JP H05276583A
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- Japan
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- clock
- data
- supply line
- data transmission
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】本発明は、第１の共通クロック供給線を有する
バックプレーンに接続された複数のユニットの相互間で
デジタルデータを送受するバックプレーン間のデジタル
データ伝送方式において、高速なデバイスを使用しなく
ても高速デジタルデータ伝送が可能なバックプレーン間
のデジタルデータ伝送方式を提供する。 【構成】本発明は、第１の共通クロック供給線とは異な
る第２のクロック供給線を有し、前記ユニットは、前記
第１のクロック供給線のクロックからデータの送信タイ
ミング用の第２のクロックを生成するクロック生成手段
と、前記クロック生成手段により生成されたクロックを
前記第２のクロック供給線に出力する出力手段と、前記
クロック生成手段により生成された第２のクロックが安
定するまでの間、データ送信を遅延させる遅延手段とを
それぞれ具備することを特徴とする。また、各ユニット
が第１の共通クロック供給線から供給されたクロックを
そのまま第２のクロック供給線に出力することを特徴と
する。
バックプレーンに接続された複数のユニットの相互間で
デジタルデータを送受するバックプレーン間のデジタル
データ伝送方式において、高速なデバイスを使用しなく
ても高速デジタルデータ伝送が可能なバックプレーン間
のデジタルデータ伝送方式を提供する。 【構成】本発明は、第１の共通クロック供給線とは異な
る第２のクロック供給線を有し、前記ユニットは、前記
第１のクロック供給線のクロックからデータの送信タイ
ミング用の第２のクロックを生成するクロック生成手段
と、前記クロック生成手段により生成されたクロックを
前記第２のクロック供給線に出力する出力手段と、前記
クロック生成手段により生成された第２のクロックが安
定するまでの間、データ送信を遅延させる遅延手段とを
それぞれ具備することを特徴とする。また、各ユニット
が第１の共通クロック供給線から供給されたクロックを
そのまま第２のクロック供給線に出力することを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、バックプレーンを介し
たデジタルデータの伝送方式に関する。
たデジタルデータの伝送方式に関する。
【０００２】
【従来の技術】従来の、バックプレーン間でデジタルデ
ータの送受を行う装置の例として、交換機をあげて説明
する。
ータの送受を行う装置の例として、交換機をあげて説明
する。
【０００３】図６は、交換機におけるバックプレーン間
のデジタルデータ伝送方式の従来例を示す構成ブロック
図である。
のデジタルデータ伝送方式の従来例を示す構成ブロック
図である。
【０００４】電話機やデータ端末等の外部機器を収容し
デジタル信号に変換又は逆変換を行うインターフェース
ユニット６０１〜６１６間の交換動作は、バックプレー
ンに配線されたデータバス６００を用いたバススイッチ
による。すなわち、インターフェースユニット６０１か
ら順にデジタル化されたデータをデータバス６００に送
出し、任意のインターフェースユニット６０１〜６１６
がデータバス６００上のデータを受信し、外部機器に伝
達することでデータの交換は達成される。
デジタル信号に変換又は逆変換を行うインターフェース
ユニット６０１〜６１６間の交換動作は、バックプレー
ンに配線されたデータバス６００を用いたバススイッチ
による。すなわち、インターフェースユニット６０１か
ら順にデジタル化されたデータをデータバス６００に送
出し、任意のインターフェースユニット６０１〜６１６
がデータバス６００上のデータを受信し、外部機器に伝
達することでデータの交換は達成される。
【０００５】次に、図６の装置におけるバックプレーン
間でのデジタルデータの送受について説明する。図７
は、インターフェースユニットのバスアクセス部の構成
ブロック図である。
間でのデジタルデータの送受について説明する。図７
は、インターフェースユニットのバスアクセス部の構成
ブロック図である。
【０００６】まず、外部機器からの入力データはデジタ
ルデータに変換された後、データバスに送出されるま
で、一旦、図示されていないメモリに蓄えられる。メモ
リにデータが蓄えられると送信制御部７０１に対してデ
ータの送信要求信号Ｓ７１を送り、送信要求を行う。次
に、送信制御部７０１はクロック発生部が出力するフレ
ーム同期信号とデータ列同期信号からなる信号Ｓ７５に
基づき自己のデータの送出タイミング時に送信許可信号
Ｓ７２を返す。送信許可信号Ｓ７２を受けるとメモリに
蓄積されていたデータは、順次送信側データバス７０５
に出力され、バックプレーンデータバスドライバ内のフ
リップフロップ回路７０７において、クロック発生部の
出力したビットタイミングＳ７６に同期してバックプレ
ーン上に布線された図６のデータバス６００に出力され
る。
ルデータに変換された後、データバスに送出されるま
で、一旦、図示されていないメモリに蓄えられる。メモ
リにデータが蓄えられると送信制御部７０１に対してデ
ータの送信要求信号Ｓ７１を送り、送信要求を行う。次
に、送信制御部７０１はクロック発生部が出力するフレ
ーム同期信号とデータ列同期信号からなる信号Ｓ７５に
基づき自己のデータの送出タイミング時に送信許可信号
Ｓ７２を返す。送信許可信号Ｓ７２を受けるとメモリに
蓄積されていたデータは、順次送信側データバス７０５
に出力され、バックプレーンデータバスドライバ内のフ
リップフロップ回路７０７において、クロック発生部の
出力したビットタイミングＳ７６に同期してバックプレ
ーン上に布線された図６のデータバス６００に出力され
る。
【０００７】逆に、図６のデータバス６００からのデー
タの受信はビットタイミングＳ７６の立ち下がりエッジ
でデータレシーバ内のフリップフロップ回路７０８に取
り込まれ、受信側データバス７０６を介して図示してい
ない受信バッファに引き渡され、受信が完了する。
タの受信はビットタイミングＳ７６の立ち下がりエッジ
でデータレシーバ内のフリップフロップ回路７０８に取
り込まれ、受信側データバス７０６を介して図示してい
ない受信バッファに引き渡され、受信が完了する。
【０００８】図８は、バックプレーン上のデータタイミ
ングを示すタイムチャートである。図７における信号Ｓ
７５のフレーム同期信号とデータ列同期信号を、図８に
示す。フレーム同期信号の立ち下がりエッジによりアド
レスをカウントするアドレスカウンタの値が’０’にリ
セットされ、データ列同期信号の立ち上がりエッジごと
にアドレスが順次カウントされていく。これによりデー
タバスのアドレス番号を知ることができる。
ングを示すタイムチャートである。図７における信号Ｓ
７５のフレーム同期信号とデータ列同期信号を、図８に
示す。フレーム同期信号の立ち下がりエッジによりアド
レスをカウントするアドレスカウンタの値が’０’にリ
セットされ、データ列同期信号の立ち上がりエッジごと
にアドレスが順次カウントされていく。これによりデー
タバスのアドレス番号を知ることができる。
【０００９】以上、バックプレーンでのデジタルデータ
の伝送方法について述べたが、次にデータとクロックの
遅延関係について述べる。
の伝送方法について述べたが、次にデータとクロックの
遅延関係について述べる。
【００１０】図９は、図６の構成におけるデータ伝送の
伝搬遅延を示した図である。図９の縦軸は時間であり、
τはクロックの１周期の時間である。図６のようなイン
ターフェースユニットの配置をした場合において、イン
ターフェースユニット６０１から他のインターフェース
ユニット６０２〜６１６へデータを伝送するときは、例
えば、図９（ａ）のようにインターフェースユニット６
０１からインターフェースユニット６１６へデータを伝
送するときは、データＤ９１〜Ｄ９３とクロックＣＫ９
１〜ＣＫ９２の伝搬経路がほぼ同一であるため、クロッ
クとデータの遅延時間は、受信側のインターフェースユ
ニットの位置にかかわらず時間ＤＴとなり、一定といえ
る。
伝搬遅延を示した図である。図９の縦軸は時間であり、
τはクロックの１周期の時間である。図６のようなイン
ターフェースユニットの配置をした場合において、イン
ターフェースユニット６０１から他のインターフェース
ユニット６０２〜６１６へデータを伝送するときは、例
えば、図９（ａ）のようにインターフェースユニット６
０１からインターフェースユニット６１６へデータを伝
送するときは、データＤ９１〜Ｄ９３とクロックＣＫ９
１〜ＣＫ９２の伝搬経路がほぼ同一であるため、クロッ
クとデータの遅延時間は、受信側のインターフェースユ
ニットの位置にかかわらず時間ＤＴとなり、一定といえ
る。
【００１１】しかし、図９（ｂ）のように、クロック発
生源から最も遠い位置に実装されたインターフェースユ
ニット６１６からクロック発生源に最も近い位置に実装
されたインターフェースユニット６０１へデータを伝送
するときは、データＤ９５〜Ｄ９７とクロックＣＫ９７
の伝搬経路が異なるため、データとクロックの遅延時間
が問題となる。しかも、データをクロックの立ち下がり
エッジで図７のデータレシーバ内のフリップフロップ回
路７０８に取り込む必要があるため、データは少なくと
もクロックの立ち下がりエッジが到達する時間Ｔ９０に
加えてフリップフロップ回路７０８のセットアップタイ
ムＴsuよりも以前に、該フリップフロップ回路の入力端
に到達していなければならない。
生源から最も遠い位置に実装されたインターフェースユ
ニット６１６からクロック発生源に最も近い位置に実装
されたインターフェースユニット６０１へデータを伝送
するときは、データＤ９５〜Ｄ９７とクロックＣＫ９７
の伝搬経路が異なるため、データとクロックの遅延時間
が問題となる。しかも、データをクロックの立ち下がり
エッジで図７のデータレシーバ内のフリップフロップ回
路７０８に取り込む必要があるため、データは少なくと
もクロックの立ち下がりエッジが到達する時間Ｔ９０に
加えてフリップフロップ回路７０８のセットアップタイ
ムＴsuよりも以前に、該フリップフロップ回路の入力端
に到達していなければならない。
【００１２】実際にはバックプレーン上の伝搬遅延、バ
スドライバ／レシーバ及びフリップフロップ回路の伝搬
遅延を含めて遅延設計をする必要があり、これらの値か
ら求められるビットタイミングクロック最高周波数は制
限され、該ビットタイミングクロック最高周波数ｆm は
（１）式で与えられる。
スドライバ／レシーバ及びフリップフロップ回路の伝搬
遅延を含めて遅延設計をする必要があり、これらの値か
ら求められるビットタイミングクロック最高周波数は制
限され、該ビットタイミングクロック最高周波数ｆm は
（１）式で与えられる。
【００１３】 ｆm ＝１／（２（２（Ｄ＋Ｔp2）＋Ｔp1＋Ｔsu）） （１） 但し、Ｄはバックプレーンの伝搬遅延、Ｔp1はドライバ
側フリップフロップ回路の伝搬遅延、Ｔp2はドライバ・
レシーバの伝搬遅延、Ｔsuはレシーバ側フリップフロッ
プ回路のセットアップタイムである。
側フリップフロップ回路の伝搬遅延、Ｔp2はドライバ・
レシーバの伝搬遅延、Ｔsuはレシーバ側フリップフロッ
プ回路のセットアップタイムである。
【００１４】ここで、上記定数に適当な値として、ＴＴ
Ｌゲートのなかでも高速な素子を想定し、値を代入して
最高周波数を求める。すなわち、Ｄ＝２．４ｎｓ，Ｔp1
＝１０ｎｓ，Ｔp2＝６．５ｎｓ，Ｔsu＝３ｎｓを代入す
ると、最高周波数ｆm は約１６ＭＨｚとなる。従って、
従来の構成において、クロック最高周波数は、ＥＣＬゲ
ートなどの高速なデバイスを使用しない場合、１６ＭＨ
ｚ以上にすることはできない。
Ｌゲートのなかでも高速な素子を想定し、値を代入して
最高周波数を求める。すなわち、Ｄ＝２．４ｎｓ，Ｔp1
＝１０ｎｓ，Ｔp2＝６．５ｎｓ，Ｔsu＝３ｎｓを代入す
ると、最高周波数ｆm は約１６ＭＨｚとなる。従って、
従来の構成において、クロック最高周波数は、ＥＣＬゲ
ートなどの高速なデバイスを使用しない場合、１６ＭＨ
ｚ以上にすることはできない。
【００１５】すなわち、従来の構成においては、バック
プレーン間でのデジタルデータの送受に使用するクロッ
ク最高周波数は１６ＭＨｚ程度に限界点があり、これ以
上の高速化を図る際は、高速なデバイスを用いる必要が
あるという問題点があった。
プレーン間でのデジタルデータの送受に使用するクロッ
ク最高周波数は１６ＭＨｚ程度に限界点があり、これ以
上の高速化を図る際は、高速なデバイスを用いる必要が
あるという問題点があった。
【発明が解決しようとする課題】本発明は、上述したよ
うに、従来のバックプレーン間のデジタルデータ伝送方
式では、ユニット間のデータ伝送時の伝送遅延が一定で
なかったため、使用するクロック最高周波数は１６ＭＨ
ｚ程度に限界点があり、これ以上の高速化を図る際は、
高速なデバイスを用いる必要があった。
うに、従来のバックプレーン間のデジタルデータ伝送方
式では、ユニット間のデータ伝送時の伝送遅延が一定で
なかったため、使用するクロック最高周波数は１６ＭＨ
ｚ程度に限界点があり、これ以上の高速化を図る際は、
高速なデバイスを用いる必要があった。
【００１６】そこで、本発明は、この問題点を除去し、
高速なデバイスを使用しなくても高速デジタルデータ伝
送が可能なバックプレーン間のデジタルデータ伝送方式
を提供することを目的とする。
高速なデバイスを使用しなくても高速デジタルデータ伝
送が可能なバックプレーン間のデジタルデータ伝送方式
を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、第１の共通ク
ロック供給線を有するバックプレーンに接続された複数
のユニットの相互間でデジタルデータを送受するバック
プレーン間のデジタルデータ伝送方式において、第１の
共通クロック供給線とは異なる第２のクロック供給線を
有し、前記ユニットは、前記第１のクロック供給線のク
ロックからデータの送信タイミング用の第２のクロック
を生成するクロック生成手段と、前記クロック生成手段
により生成されたクロックを前記第２のクロック供給線
に出力する出力手段と、前記クロック生成手段により生
成された第２のクロックが安定するまでの間、データ送
信を遅延させる遅延手段と、をそれぞれ具備することを
特徴とする。
ロック供給線を有するバックプレーンに接続された複数
のユニットの相互間でデジタルデータを送受するバック
プレーン間のデジタルデータ伝送方式において、第１の
共通クロック供給線とは異なる第２のクロック供給線を
有し、前記ユニットは、前記第１のクロック供給線のク
ロックからデータの送信タイミング用の第２のクロック
を生成するクロック生成手段と、前記クロック生成手段
により生成されたクロックを前記第２のクロック供給線
に出力する出力手段と、前記クロック生成手段により生
成された第２のクロックが安定するまでの間、データ送
信を遅延させる遅延手段と、をそれぞれ具備することを
特徴とする。
【００１８】また、前記バックプレーン間のデジタルデ
ータ伝送方式において、各ユニットが第１の共通クロッ
ク供給線から供給されたクロックをそのまま第２のクロ
ック供給線に出力することを特徴とする。
ータ伝送方式において、各ユニットが第１の共通クロッ
ク供給線から供給されたクロックをそのまま第２のクロ
ック供給線に出力することを特徴とする。
【００１９】
【作用】本発明は、第１の共通クロック供給線を有する
バックプレーンに接続された複数のユニットの相互間で
デジタルデータを送受するバックプレーン間のデジタル
データ伝送方式において、第１の共通クロック供給線と
は異なる第２のクロック供給線を有し、前記ユニット
は、前記第１のクロック供給線のクロックからデータの
送信タイミング用の第２のクロックを生成するクロック
生成手段と、前記クロック生成手段により生成されたク
ロックを前記第２のクロック供給線に出力する出力手段
と、前記クロック生成手段により生成された第２のクロ
ックが安定するまでの間、データ送信を遅延させる遅延
手段とをそれぞれ有しているので、バックプレーンに実
装された任意のユニットに対して、データとビット同期
クロックは同一の経路を同一の遅延をもって伝達され、
ユニット間の伝送遅延が削除される。
バックプレーンに接続された複数のユニットの相互間で
デジタルデータを送受するバックプレーン間のデジタル
データ伝送方式において、第１の共通クロック供給線と
は異なる第２のクロック供給線を有し、前記ユニット
は、前記第１のクロック供給線のクロックからデータの
送信タイミング用の第２のクロックを生成するクロック
生成手段と、前記クロック生成手段により生成されたク
ロックを前記第２のクロック供給線に出力する出力手段
と、前記クロック生成手段により生成された第２のクロ
ックが安定するまでの間、データ送信を遅延させる遅延
手段とをそれぞれ有しているので、バックプレーンに実
装された任意のユニットに対して、データとビット同期
クロックは同一の経路を同一の遅延をもって伝達され、
ユニット間の伝送遅延が削除される。
【００２０】また、前記バックプレーン間のデジタルデ
ータ伝送方式において、各ユニットが第１の共通クロッ
ク供給線から供給されたクロックをそのまま第２のクロ
ック供給線に出力することによっても、前記と同様に、
バックプレーンに実装された任意のユニットに対して、
データとビット同期クロックは同一の経路を同一の遅延
をもって伝達され、ユニット間の伝送遅延の影響が削除
される。
ータ伝送方式において、各ユニットが第１の共通クロッ
ク供給線から供給されたクロックをそのまま第２のクロ
ック供給線に出力することによっても、前記と同様に、
バックプレーンに実装された任意のユニットに対して、
データとビット同期クロックは同一の経路を同一の遅延
をもって伝達され、ユニット間の伝送遅延の影響が削除
される。
【００２１】
【実施例】図１は、本発明の一実施例を示す概要構成ブ
ロック図である。なお、図１は、バックプレーン間でデ
ジタルデータの送受を行う装置として交換機を想定して
いる。本装置は、共通のクロック発生源１００、デジタ
ルデータの送受を行うインターフェースユニット１０１
〜１１６及び前記クロック発生源１００とインターフェ
ースユニット１０１〜１１６を実装するバックプレーン
１２０により構成される。バックプレーン１２０は、ソ
ースクロック、フレーム同期信号及びデータ列同期信号
を伝送するソースクロック線１２１、データ伝送を行う
データバス１２３及びデータ送信時のビット同期クロッ
クとして用いたクロックを送出するためのリバースクロ
ック線１２２の３種類の布線１３０をもつ。
ロック図である。なお、図１は、バックプレーン間でデ
ジタルデータの送受を行う装置として交換機を想定して
いる。本装置は、共通のクロック発生源１００、デジタ
ルデータの送受を行うインターフェースユニット１０１
〜１１６及び前記クロック発生源１００とインターフェ
ースユニット１０１〜１１６を実装するバックプレーン
１２０により構成される。バックプレーン１２０は、ソ
ースクロック、フレーム同期信号及びデータ列同期信号
を伝送するソースクロック線１２１、データ伝送を行う
データバス１２３及びデータ送信時のビット同期クロッ
クとして用いたクロックを送出するためのリバースクロ
ック線１２２の３種類の布線１３０をもつ。
【００２２】次に、本発明によるバックプレーン間のデ
ジタルデータの伝送の方法を、インターフェースユニッ
トのバスアクセス部の詳細を示しながら述べる。図２
は、本発明による一実施例におけるインターフェースユ
ニットのバスアクセス部の詳細構成ブロック図である。
デジタル化されたデータがバックプレーンデータバスド
ライバ２１１〜２１４に到達するまでのデータの流れ
は、従来例と同様である。まず、外部機器からの入力デ
ータはデジタルデータに変換された後、データバスに送
出されるまで、一旦、図示されていないメモリに蓄えら
れる。メモリにデータが蓄えられると送信制御部２０１
に対してデータの送信要求信号Ｓ２１を送出し、データ
の送信要求を行う。次に、送信制御部２０１はクロック
発生部が出力するフレーム同期信号とデータ列同期信号
の２信号Ｓ２５に基づき自己のデータの送出タイミング
時に送信許可信号Ｓ２２を返す。送信許可信号Ｓ２２を
受けるとメモリに蓄積されていたデータは、順次送信側
データバス２２０に出力される。
ジタルデータの伝送の方法を、インターフェースユニッ
トのバスアクセス部の詳細を示しながら述べる。図２
は、本発明による一実施例におけるインターフェースユ
ニットのバスアクセス部の詳細構成ブロック図である。
デジタル化されたデータがバックプレーンデータバスド
ライバ２１１〜２１４に到達するまでのデータの流れ
は、従来例と同様である。まず、外部機器からの入力デ
ータはデジタルデータに変換された後、データバスに送
出されるまで、一旦、図示されていないメモリに蓄えら
れる。メモリにデータが蓄えられると送信制御部２０１
に対してデータの送信要求信号Ｓ２１を送出し、データ
の送信要求を行う。次に、送信制御部２０１はクロック
発生部が出力するフレーム同期信号とデータ列同期信号
の２信号Ｓ２５に基づき自己のデータの送出タイミング
時に送信許可信号Ｓ２２を返す。送信許可信号Ｓ２２を
受けるとメモリに蓄積されていたデータは、順次送信側
データバス２２０に出力される。
【００２３】送信側データバス２２０に出力されたデー
タは、バックプレーンデータバスドライバ内のフリップ
フロップ回路２１１において位相同期回路（ＰＬＬ回
路）２３０を用いて生成したビットタイミングＳ２６に
同期してバックプレーン上に布線されたデータバス２５
３に出力される。ここで、位相同期回路２３０は共通の
クロック発生源がソースクロック線２５１へ出力した共
通タイミングクロックをもとに、共通タイミングクロッ
クと同期したビットタイミングクロックを生成するため
に用いるものである。同時に、データ送信時のビット同
期クロックとして用いたクロックはリバースクロック線
２５２に出力される。
タは、バックプレーンデータバスドライバ内のフリップ
フロップ回路２１１において位相同期回路（ＰＬＬ回
路）２３０を用いて生成したビットタイミングＳ２６に
同期してバックプレーン上に布線されたデータバス２５
３に出力される。ここで、位相同期回路２３０は共通の
クロック発生源がソースクロック線２５１へ出力した共
通タイミングクロックをもとに、共通タイミングクロッ
クと同期したビットタイミングクロックを生成するため
に用いるものである。同時に、データ送信時のビット同
期クロックとして用いたクロックはリバースクロック線
２５２に出力される。
【００２４】データバス２５３からの受信は、リバース
クロック線２５２上に出力されたビットタイミングの立
ち上がりエッジでデータレシーバ内のフリップフロップ
回路２４０に取り込まれ、受信側データバス２５３を経
由して図示されていない受信バッファに引き渡され、受
信が完了する。
クロック線２５２上に出力されたビットタイミングの立
ち上がりエッジでデータレシーバ内のフリップフロップ
回路２４０に取り込まれ、受信側データバス２５３を経
由して図示されていない受信バッファに引き渡され、受
信が完了する。
【００２５】これまで、本発明のバックプレーンでのデ
ジタルデータの伝送方法について述べたが、次に、デー
タとビット同期クロックの遅延関係について考える。図
３は、図１の構成におけるデータ伝送の伝搬遅延を示す
図である。図３において、縦軸は時間を表しており、τ
はクロックの１周期の時間である。また、横軸はデータ
伝送の位置関係を表しており、データ及びクロックが、
送信ユニット３０１からデータバス伝送路３０３を介し
て受信ユニット３０２に伝送されることを示している。
ジタルデータの伝送方法について述べたが、次に、デー
タとビット同期クロックの遅延関係について考える。図
３は、図１の構成におけるデータ伝送の伝搬遅延を示す
図である。図３において、縦軸は時間を表しており、τ
はクロックの１周期の時間である。また、横軸はデータ
伝送の位置関係を表しており、データ及びクロックが、
送信ユニット３０１からデータバス伝送路３０３を介し
て受信ユニット３０２に伝送されることを示している。
【００２６】本発明によれば、バックプレーンに実装さ
れた任意のインターフェースユニットに対して、データ
Ｄ３１〜Ｄ３３とビット同期クロックＲＣ３１〜ＲＣ３
３は同一の経路を伝達されてくる。従って、データとク
ロックの遅延関係を考えるとき、従来のようにデータと
クロックの伝搬経路が異なる場合を考慮する必要はな
く、データとクロックの伝搬経路が同一の場合のみにつ
いて考慮すればよい。すなわち、データ及びクロックに
作用する遅延の影響のうちバックプレーンの伝搬遅延Ｄ
およびドライバ・レシーバの伝搬遅延Ｔp2は互いに等し
い方向に作用するので、遅延にかかわる要素はデータ送
信時に用いるバックプレーンデータバスドライバ内のフ
リップフロップ回路の伝搬遅延Ｔp1及びデータレシーバ
内のフリップフロップ回路のセットアップタイムＴsuの
みとなる。従って、これらの値から求められるビットタ
イミングの最高周波数ｆm は、（２）式で与えられる。
れた任意のインターフェースユニットに対して、データ
Ｄ３１〜Ｄ３３とビット同期クロックＲＣ３１〜ＲＣ３
３は同一の経路を伝達されてくる。従って、データとク
ロックの遅延関係を考えるとき、従来のようにデータと
クロックの伝搬経路が異なる場合を考慮する必要はな
く、データとクロックの伝搬経路が同一の場合のみにつ
いて考慮すればよい。すなわち、データ及びクロックに
作用する遅延の影響のうちバックプレーンの伝搬遅延Ｄ
およびドライバ・レシーバの伝搬遅延Ｔp2は互いに等し
い方向に作用するので、遅延にかかわる要素はデータ送
信時に用いるバックプレーンデータバスドライバ内のフ
リップフロップ回路の伝搬遅延Ｔp1及びデータレシーバ
内のフリップフロップ回路のセットアップタイムＴsuの
みとなる。従って、これらの値から求められるビットタ
イミングの最高周波数ｆm は、（２）式で与えられる。
【００２７】 ｆm ＝１／（２（Ｔp2＋Ｔsu）） （２） ここで、従来と同一のデバイスを用いた場合を想定して
Ｔp1＝１０ｎｓ、Ｔsu＝３ｎｓの値を（２）式に代入す
ると、ｆm は約３８ＭＨｚとなる。
Ｔp1＝１０ｎｓ、Ｔsu＝３ｎｓの値を（２）式に代入す
ると、ｆm は約３８ＭＨｚとなる。
【００２８】さて、図４は、本発明によるバックプレー
ン間のデジタルデータ伝送のタイミングを示した図であ
る。本発明では、データ送信時のビット同期クロックと
して用いたソースクロックをリバースクロックとしてリ
バースクロック線に出力する。このリバースクロック線
は、データバスと同様にすべてのインターフェースユニ
ットが共通にドライブするため、ドライバのハードウェ
アには、３ステート型ドライバ又はオープンコレクタ型
ドライバが使用される。ひとつの信号線を複数のインタ
ーフェースユニットがスイッチングでアクセスすること
は、そのスイッチング時にリバースクロック線上のクロ
ックの擾乱を引き起こすことが考えられる。従って、そ
の対処方法として、各インターフェースユニットがリバ
ースクロック線をドライブする間隔に適当なガードタイ
ムＴg を設け、さらに、出力されたクロックが安定して
からデータを出力するよう、クロック出力とデータ送出
の間にクロック安定時間Ｔs を設けることで、安定した
バックプレーン間でデジタルデータの送受を可能として
いる。
ン間のデジタルデータ伝送のタイミングを示した図であ
る。本発明では、データ送信時のビット同期クロックと
して用いたソースクロックをリバースクロックとしてリ
バースクロック線に出力する。このリバースクロック線
は、データバスと同様にすべてのインターフェースユニ
ットが共通にドライブするため、ドライバのハードウェ
アには、３ステート型ドライバ又はオープンコレクタ型
ドライバが使用される。ひとつの信号線を複数のインタ
ーフェースユニットがスイッチングでアクセスすること
は、そのスイッチング時にリバースクロック線上のクロ
ックの擾乱を引き起こすことが考えられる。従って、そ
の対処方法として、各インターフェースユニットがリバ
ースクロック線をドライブする間隔に適当なガードタイ
ムＴg を設け、さらに、出力されたクロックが安定して
からデータを出力するよう、クロック出力とデータ送出
の間にクロック安定時間Ｔs を設けることで、安定した
バックプレーン間でデジタルデータの送受を可能として
いる。
【００２９】図５は、図２の位相同期回路２３０の詳細
構成ブロック図である。位相同期回路の入力信号として
ソースクロック信号ＣＫ５０を入力し、ソースクロック
信号ＣＫ５０は、１／Ｎ回路５０１を介して位相比較回
路５０２に入力される。位相比較回路５０２から低域通
過フィルタ５０３を介して出力される差信号電圧は、電
圧制御発信回路５０５に入力され、周波数が制御される
こととなる。１／４Ｎ回路５０４を経て出力された周波
数からリバースクロック信号・スタンバイ信号生成回路
５０６によりリバースクロック信号ＲＣ５０及びスタン
バイ信号ＳＢ５０を生成する。
構成ブロック図である。位相同期回路の入力信号として
ソースクロック信号ＣＫ５０を入力し、ソースクロック
信号ＣＫ５０は、１／Ｎ回路５０１を介して位相比較回
路５０２に入力される。位相比較回路５０２から低域通
過フィルタ５０３を介して出力される差信号電圧は、電
圧制御発信回路５０５に入力され、周波数が制御される
こととなる。１／４Ｎ回路５０４を経て出力された周波
数からリバースクロック信号・スタンバイ信号生成回路
５０６によりリバースクロック信号ＲＣ５０及びスタン
バイ信号ＳＢ５０を生成する。
【００３０】なお、上記実施例では、クロック発生源が
ソースクロック線へ出力した共通タイミングクロックを
もとに共通タイミングクロックと同期したビットタイミ
ングクロックを発生するためＰＬＬを用いたが、データ
送信に用いるクロックは、単純にソースクロックを折り
返したものを用いてもよい。
ソースクロック線へ出力した共通タイミングクロックを
もとに共通タイミングクロックと同期したビットタイミ
ングクロックを発生するためＰＬＬを用いたが、データ
送信に用いるクロックは、単純にソースクロックを折り
返したものを用いてもよい。
【００３１】
【発明の効果】上述したように、本発明は、第１の共通
クロック供給線を有するバックプレーンに接続された複
数のユニットの相互間でデジタルデータを送受するバッ
クプレーン間のデジタルデータ伝送方式において、第１
の共通クロック供給線とは異なる第２のクロック供給線
を有し、前記ユニットは、前記第１のクロック供給線の
クロックからデータの送信タイミング用の第２のクロッ
クを生成するクロック生成手段と、前記クロック生成手
段により生成されたクロックを前記第２のクロック供給
線に出力する出力手段と、前記クロック生成手段により
生成された第２のクロックが安定するまでの間、データ
送信を遅延させる遅延手段とをそれぞれ有しているの
で、バックプレーンに実装された任意のユニットに対し
て、データとビット同期クロックは同一の経路を同一の
遅延をもって伝達され、ユニット間の伝送遅延が削除さ
れる。
クロック供給線を有するバックプレーンに接続された複
数のユニットの相互間でデジタルデータを送受するバッ
クプレーン間のデジタルデータ伝送方式において、第１
の共通クロック供給線とは異なる第２のクロック供給線
を有し、前記ユニットは、前記第１のクロック供給線の
クロックからデータの送信タイミング用の第２のクロッ
クを生成するクロック生成手段と、前記クロック生成手
段により生成されたクロックを前記第２のクロック供給
線に出力する出力手段と、前記クロック生成手段により
生成された第２のクロックが安定するまでの間、データ
送信を遅延させる遅延手段とをそれぞれ有しているの
で、バックプレーンに実装された任意のユニットに対し
て、データとビット同期クロックは同一の経路を同一の
遅延をもって伝達され、ユニット間の伝送遅延が削除さ
れる。
【００３２】これにより、任意のユニット間で高速デー
タ伝送が実現できる。
タ伝送が実現できる。
【００３３】また、前記バックプレーン間のデジタルデ
ータ伝送方式において、各ユニットが第１の共通クロッ
ク供給線から供給されたクロックをそのまま第２のクロ
ック供給線に出力することによっても、前記と同様に、
バックプレーンに実装された任意のユニットに対して、
データとビット同期クロックは同一の経路を同一の遅延
をもって伝達され、ユニット間の伝送遅延の影響が削除
される。
ータ伝送方式において、各ユニットが第１の共通クロッ
ク供給線から供給されたクロックをそのまま第２のクロ
ック供給線に出力することによっても、前記と同様に、
バックプレーンに実装された任意のユニットに対して、
データとビット同期クロックは同一の経路を同一の遅延
をもって伝達され、ユニット間の伝送遅延の影響が削除
される。
【００３４】この場合も、前記と同様に、任意のユニッ
ト間で高速データ伝送が実現できる。
ト間で高速データ伝送が実現できる。
【図１】本発明による一実施例を示す概要構成ブロック
図。
図。
【図２】前記実施例におけるインターフェースユニット
のバスアクセス部の詳細構成ブロック図。
のバスアクセス部の詳細構成ブロック図。
【図３】前記実施例におけるデータ及びクロックの遅延
関係を示す図。
関係を示す図。
【図４】前記実施例におけるバックプレーン間のデジタ
ルデータ伝送のタイミングチャート。
ルデータ伝送のタイミングチャート。
【図５】前記実施例において位相同期回路を用いたクロ
ック再生部の詳細構成ブロック図。
ック再生部の詳細構成ブロック図。
【図６】従来のバックプレーン間のデジタルデータ伝送
方式を示す概要構成ブロック図。
方式を示す概要構成ブロック図。
【図７】前記従来例におけるインターフェースユニット
のバスアクセス部の詳細構成ブロック図。
のバスアクセス部の詳細構成ブロック図。
【図８】前記従来例におけるバックプレーン間のデジタ
ルデータ伝送のタイミングチャート。
ルデータ伝送のタイミングチャート。
【図９】前記従来例におけるデータ及びクロックの遅延
関係を示す図。
関係を示す図。
【符号の説明】 １００ クロック発生源 １０１〜１１６ インターフェースユニット １２０ バックプレーン １２１ ソースクロック線 １２２ リバースクロック線 １２３ データバス ２０１ 送信制御部 ２１１〜２１４ バックプレーンデータバスドライバ ２２０ 送信データバス ２３０ 位相同期回路（ＰＬＬ回路） ２４０ フリップフロップ回路 ２５０ 受信データバス ２５１ ソースクロック線 ２５２ リバースクロック線 ２５３ データバス ３０１ 送信ユニット ３０２ 受信ユニット ３０３ データバス伝送路 ５０１ １／Ｎ回路 ５０２ 位相比較回路 ５０３ 低域通過フィルタ ５０４ １／４Ｎ回路 ５０５ 電圧制御発振回路（ＶＣＯ） ５０６ リバースクロック信号・スタンバイ信号生成回
路 ６００ データバス ６０１〜６１６ インターフェースユニット ７０１ 送信制御部 ７０５ 送信データバス ７０６ 受信データバス ７０７，７０８ フリップフロップ回路 ９０１ クロック発生源に最短のユニット ９０２ データバス伝送路 ９０３ クロック発生源から遠いユニット ＣＫ５０ ソースクロック信号 ＣＫ９１，ＣＫ９２，ＣＫ９５〜ＣＫ９８ クロック Ｄ３１〜Ｄ３３，Ｄ９１〜Ｄ９３，Ｄ９５〜Ｄ９７ デ
ータ ＲＣ３１〜ＲＣ３３ リバースクロック ＲＣ５０ リバースクロック信号 Ｓ２１，Ｓ７１ 送信要求信号 Ｓ２２，Ｓ７２ 送信許可信号 Ｓ２５，Ｓ７５ フレーム同期信号及びデータ列同期信
号の２信号 Ｓ２６ 位相同期回路の出力信号 Ｓ７６ クロック ＳＢ５０ スタンバイ信号 Ｔ９０ クロックの立ち下がりエッジが到達する時刻
路 ６００ データバス ６０１〜６１６ インターフェースユニット ７０１ 送信制御部 ７０５ 送信データバス ７０６ 受信データバス ７０７，７０８ フリップフロップ回路 ９０１ クロック発生源に最短のユニット ９０２ データバス伝送路 ９０３ クロック発生源から遠いユニット ＣＫ５０ ソースクロック信号 ＣＫ９１，ＣＫ９２，ＣＫ９５〜ＣＫ９８ クロック Ｄ３１〜Ｄ３３，Ｄ９１〜Ｄ９３，Ｄ９５〜Ｄ９７ デ
ータ ＲＣ３１〜ＲＣ３３ リバースクロック ＲＣ５０ リバースクロック信号 Ｓ２１，Ｓ７１ 送信要求信号 Ｓ２２，Ｓ７２ 送信許可信号 Ｓ２５，Ｓ７５ フレーム同期信号及びデータ列同期信
号の２信号 Ｓ２６ 位相同期回路の出力信号 Ｓ７６ クロック ＳＢ５０ スタンバイ信号 Ｔ９０ クロックの立ち下がりエッジが到達する時刻
Claims (2)
- 【請求項１】第１の共通クロック供給線を有するバック
プレーンに接続された複数のユニットの相互間でデジタ
ルデータを送受するバックプレーン間のデジタルデータ
伝送方式において、 第１の共通クロック供給線とは異なる第２のクロック供
給線を有し、 前記ユニットは、 前記第１のクロック供給線のクロックからデータの送信
タイミング用の第２のクロックを生成するクロック生成
手段と、 前記クロック生成手段により生成されたクロックを前記
第２のクロック供給線に出力する出力手段と、 前記クロック生成手段により生成された第２のクロック
が安定するまでの間、データ送信を遅延させる遅延手段
とをそれぞれ具備することを特徴とするバックプレーン
間のデジタルデータ伝送方式。 - 【請求項２】各ユニットは、第１の共通クロック供給線
から供給されたクロックをそのまま第２のクロック供給
線に出力することを特徴とする請求項１記載のバックプ
レーン間のデジタルデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066356A JP2971661B2 (ja) | 1992-03-24 | 1992-03-24 | バックプレーン間のデジタルデータ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066356A JP2971661B2 (ja) | 1992-03-24 | 1992-03-24 | バックプレーン間のデジタルデータ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276583A true JPH05276583A (ja) | 1993-10-22 |
| JP2971661B2 JP2971661B2 (ja) | 1999-11-08 |
Family
ID=13313495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066356A Expired - Fee Related JP2971661B2 (ja) | 1992-03-24 | 1992-03-24 | バックプレーン間のデジタルデータ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2971661B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033617A (ja) * | 2007-07-30 | 2009-02-12 | Yokogawa Electric Corp | 通信システム |
-
1992
- 1992-03-24 JP JP4066356A patent/JP2971661B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033617A (ja) * | 2007-07-30 | 2009-02-12 | Yokogawa Electric Corp | 通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2971661B2 (ja) | 1999-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |