JPH0527809A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】多種のノイズパターンに対応でき、信号判定の
信頼性を向上させ、かつ、基板実装面積が小さくて済
み、また、ノイズ状況に応じて容易にフィルタの特性を
変更できる、安価で、簡単な構成の信号処理装置を提供
する。 【構成】入力信号を発光部１１で光信号に変換して受光
部１２に伝送し、受光部１２ではこの光信号を電気信号
に変換してコンパレータ２１、２２、２３に加える。コ
ンパレータ２１、２２、２３では入力された信号を複数
の閾値と比較することにより離散多値化データに変換
し、この離散多値化データをシフトレジスタ３１、３
２、３３に時系列で記憶し、このシフトレジスタ３１、
３２、３３に記憶された時系列データパターンとパター
ン登録部４２に記憶された所定の教師パターンとをパタ
ーンマッチング部４１でファジィパターンマッチングに
より比較し、このファジィパターンマッチングの結果か
ら判定部４３で入力信号の判定を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は入力信号を評価して出
力する信号処置装置に関し、特にディジタル入力信号か
らノイズを除去して出力するディジタル入力信号インタ
フェースに適用して好適なものに関する。

【０００２】

【従来の技術】一般に、プログラマブルコントラーラな
どのディジタル入力信号インタフェースを擁する機器で
は、入力信号と機器との間を絶縁し、かつ取り込んだ入
力信号に乗ったノイズを除去する必要がある。従来この
種の装置では、フォトカプラを用いて入力信号と機器と
の間の絶縁を行い、コンデンサと抵抗を組み合わせて構
成したローパスフィルタによりノイズ除去を行うように
構成されている。

【０００３】また、ノイズ除去のためにシフトレジスタ
を用い、所定回数連続してオン信号が入力されたときに
入力信号のオンとして判定する単純ディジタルフィルタ
を用いる装置も知られている。

【０００４】

【発明が解決しようとする課題】しかし、コンデンサと
抵抗を組み合わせて構成したローパスフィルタによりノ
イズ除去を行う装置は、環境温度の変化などによりその
時定数が大きく変化して誤動作する虞があり、また、コ
ンデンサや抵抗による基板実装面積が増大するという欠
点がある。

【０００５】また、シフトレジスタを用いた単純ディジ
タルフィルタによる装置は、閾値による２値化論理判定
を行うものであるため、多種のノイズパターンに対応す
ることは困難である。

【０００６】また、従来の装置においては、ノイズを除
去するフィルタの特性が固定されているために機器の使
用環境に応じて異なる種々のノイズに対応できない。

【０００７】そこで、入力信号の状況に応じてノイズを
除去するフィルタの特性を変更する構成も提案されてい
るが、このような構成は信号処理の複雑さ、コストアッ
プなどの問題があり、また、設計に専門的な知識が要求
されるという問題があった。そこで、この発明は、多種
のノイズパターンに対応でき、信号判定の信頼性を向上
させ、かつ、基板実装面積も小さくて済む、安価な信号
処理装置を提供することを目的とする。

【０００８】また、この発明は、ノイズ状況に応じて容
易にフィルタの特性を変更できる安価で、簡単な構成の
信号処理装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、この発明は、入力信号を複数の閾値と比較すること
により離散多値化データを得る比較手段と、前記比較手
段で得られた離散多値化データを時系列で記憶する記憶
手段と、前記記憶手段に記憶された時系列データパター
ンと所定の教師パターンとをファジィパターンマッチン
グにより比較して前記入力信号を評価する評価手段とを
具備したことを特徴とする。

【００１０】ここで、前記評価手段は、論理回路で構成
することができる。また、この発明は、上記構成におい
て、前記比較手段の閾値および前記記憶手段の記憶サン
プル数を変更する手段を更に具備したことを特徴とす
る。

【００１１】

【作用】入力信号は、比較手段で複数の閾値と比較さ
れ、離散多値化データに変換される。この離散多値化デ
ータは記憶手段に時系列で記憶され、評価手段により、
この記憶手段に記憶された時系列データパターンと所定
の教師パターンとをファジィパターンマッチングにより
比較して入力信号の評価を行なう。また、変更する手段
により、比較手段の閾値および記憶手段の記憶サンプル
数を変更することができる。

【００１２】

【実施例】以下、この発明を図面に基いて説明する。図
１はこの発明の信号処理装置の一実施例をブロック図で
示したものである。図１において、この実施例の信号処
理装置１００は、発光部１１、受光部１２、コンパレー
タ２１、２２、２３、シフトレジスタ３１、３２、３
３、パターンマッチング部４１、パターン登録部４２、
判定部４３から構成される。

【００１３】ここで、発光部１１は、入力信号が入力さ
れ、この入力信号に対応する光信号を発生する。この発
光部１１としては、例えば、フォトダイオードから構成
することができる。

【００１４】受光部１２は、発光部１１から発生された
光信号を受信して、この光信号に対応する電気信号（ア
ナログ信号）を出力する。この受光部１２としては、例
えば、フォトトランジスタから構成することができる。

【００１５】発光部１１と受光部１２は、いわゆるフォ
トカプラを構成しており、入力信号と以下の回路とを電
気的に絶縁する機能を有する。受光部１２から出力され
るアナログ信号は３つのコンパレータ２１、２２、２３
に加えられる。

【００１６】コンパレータ２１、２２、２３は、それぞ
れ異なる閾値（スレッショルドレベル）Ｖth1 ，Ｖth2
，Ｖth3 を有し、受光部１２から出力されるアナログ
信号をそのスレッショルドレベルＶth1 ，Ｖth2 ，Ｖth
3 と比較することによりそれぞれ２値化して、結果とし
て離散多値化データを形成する。このコンパレータ２
１、２２、２３の出力は、それぞれシフトレジスタ３
１、３２、３３に加えられる。

【００１７】シフトレジスタ３１、３２、３３は、コン
パレータ２１、２２、２３の出力を時系列で記憶し、結
果として、コンパレータ２１、２２、２３から出力され
る離散多値化データを時系列で記憶することになる。こ
こで、コンパレータ２１、２２、２３では、３つのコン
パレートレベルＶth1 ，Ｖth2 ，Ｖth3 で比較を行って
いるので、シフトレジスタ３１、３２、３３のそれぞれ
の段数を８段、シフトレジスタ３１、３２、３３のシフ
トパルスの周期、すなわちサンプルタイムを１００μｓ
とすると、シフトレジスタ３１、３２、３３は、８×３
のデータ空間で、サンプルタイム１００μｓで離散多値
化データをサンプルタイム１００μｓの時系列で記憶す
ることになる。

【００１８】シフトレジスタ３１、３２、３３に記憶さ
れた時系列離散多値化データはパターンマッチング部４
１に加えられる。パターンマッチング部４１では、シフ
トレジスタ３１、３２、３３のデータ空間の中で、シフ
トレジスタ３１、３２、３３に記憶された時系列離散多
値化データの入力信号パターンと、パターン登録部４２
に予め登録されてある各種信号の信号パターンとのファ
ジィパターンマッチングを行い、入力信号の評価、すな
わち適合度の算出を行う。

【００１９】すなわち、シフトレジスタ３１、３２、３
３に記憶された入力信号パターンをメンバーシップ関数
と見做し、パターン登録部４２に予め登録された各種信
号のメンバーシップ関数との一致面積を適合度（マッチ
ング度）として算出する。このパターンマッチング部４
１の動作を、図２から図４を参照して更に説明する。

【００２０】図２は、シフトレジスタ３１、３２、３３
によって構成される８×３のデータ空間Ａnk（ｎ＝１，
２，３、ｋ＝１，２，３，４、１，２，３，４）を示し
たものである。この実施例ではこの８×３のデータ空間
Ａnkを前半のデータ空間Ｑn（ｋ＝１，２，３，４）と
古い後半のデータ空間Ｑn+1 （ｋ＝１，２，３，４）と
の２つに分けてファジィパターンマッチグを行う。

【００２１】図３は、受光部１２から出力されるアナロ
グ信号が、例えば、信号ＳANで表される場合のシフトレ
ジスタ３１、３２、３３によって構成される８×３のデ
ータ空間Ａnkの時系列離散多値化データの一例を示した
ものである。この場合、コンパレータ２１、２２、２３
における信号ＳANとスレッショルドレベルＶth1 ，Ｖth
2 ，Ｖth3 との比較により、シフトレジスタ３１、３
２、３３には、信号ＳANより小さくなる領域において
“１”が記憶され、他の領域には“０”が記憶される。

【００２２】図４は、パターン登録部４２に登録される
パターンの一例として、正常オン信号のメンバーシップ
関数を示す。この正常オン信号のメンバーシップ関数
は、３×４のデータ空間においてすべて“１”となって
いる。

【００２３】図５は、パターン登録部４２に登録される
パターンの一例として、正常オフ信号のメンバーシップ
関数を示す。この正常オフ信号のメンバーシップ関数
は、３×４のデータ空間においてすべて“０”となって
いる。

【００２４】パターンマッチング部４１では、正常オン
信号の判別を行う場合、図３に示すシフトレジスタ３
１、３２、３３のデータ空間の中の前半のデータ空間Ｑ
n または後半のデータ空間Ｑn+1 が示すメンバーシップ
関数と、図４に示す正常オン信号のメンバーシップ関数
との比較を行い、その一致面積から適合度を算出する。

【００２５】また、パターンマッチング部４１では、正
常オフ信号の判別を行う場合、図３に示すシフトレジス
タ３１、３２、３３のデータ空間の中の前半のデータ空
間Ｑn または後半のデータ空間Ｑn+1 が示すメンバーシ
ップ関数と、図５に示す正常オフ信号のメンバーシップ
関数との比較を行い、その一致面積から適合度を算出す
る。

【００２６】パターンマッチング部４１で算出された適
合度は判定部４３に加えられ、判定部４３ではパターン
マッチング部４１で算出された適合度を基に、入力信号
のオンオフ判定を行う。

【００２７】この実施例において、判定部４３における
判定は、まず、シフトレジスタ３１、３２、３３のデー
タ空間の中の前半のデータ空間Ｑn において判定を行
い、オン、オフの確からしさが大きければ後半のデータ
空間Ｑn+1 における判定を待たずに判定を終了する。た
だし、もし、前半のデータ空間Ｑn においてオン、オフ
の判定が不可能な場合は、後半のデータ空間Ｑn+1 にお
ける判定と合わせて総合判定する。この判定の結果は、
この実施例においてオン、オフ、現状維持の３値であ
る。

【００２８】判定部４３における判定のルールの一例を
以下に示す。 ＯＦＦ→ＯＮ ｉｆ 現状ＯＦＦ ａｎｄＱn のＯＮらしさ大（マッチング度８〜１２） ｔｈｅｎ ＯＮ ｉｆ 現状ＯＦＦ ａｎｄＱn+1 のＯＮらしさやや大（マッチング度６〜１
０） ａｎｄＱn のＯＮらしさやや大（マッチング度６〜１
０） ｔｈｅｎ ＯＮ ｅｌｓｅ ｔｈｅｎ 現状維持 ＯＮ→ＯＦＦ ｉｆ 現状ＯＮ ａｎｄＱn のＯＦＦらしさ大（マッチング度８〜１２） ｔｈｅｎ ＯＦＦ ｉｆ 現状ＯＮ ａｎｄＱn+1 のＯＦＦらしさやや大（マッチング度６〜
１０） ａｎｄＱn のＯＦＦらしさやや大（マッチング度６〜１
０） ｔｈｅｎ ＯＦＦ ｅｌｓｅ ｔｈｅｎ 現状維持 すなわち、入力信号がオフからオンに変化したかの判定
において、現状がオフで、かつデータ空間Ｑn における
オンらしさが大、すなわちマッチング度が８〜１２の場
合は、入力信号がオフからオンに変化したと判定する。

【００２９】また、現状がオフで、かつデータ空間Ｑn
におけるオンらしさがやや大、すなわちマッチング度が
６〜１０の場合は、更にデータ空間Ｑn+1 を調べ、デー
タ空間Ｑn+1 のオンらしさがやや大、すなわちマッチン
グ度６〜１０であれば、入力信号がオフからオンに変化
したと判定する。その他の場合（ｅｌｓｅ）は、現状維
持であると判定する。

【００３０】また、入力信号がオンからオフに変化した
かの判定において、現状がオンで、かつデータ空間Ｑn
におけるオフらしさが大、すなわちマッチング度が８〜
１２の場合は、入力信号がオンからオフに変化したと判
定する。

【００３１】また、現状がオンで、かつデータ空間Ｑn
におけるオフらしさがやや大、すなわちマッチング度が
６〜１０の場合は、更にデータ空間Ｑn+1 を調べ、デー
タ空間Ｑn+1 のオフらしさがやや大、すなわちマッチン
グ度６〜１０であれば、入力信号がオンからオフに変化
したと判定する。その他の場合は、現状維持であると判
定する。

【００３２】次に、図１に示した実施例のコンパレータ
２１、２２、２３、シフトレジスタ３１、３２、３３、
パターンマッチング部４１、パターン登録部４２、判定
部４３の部分を論理回路によりハードウエアで構成した
この発明の他の実施例を図６から図８を参照して説明す
る。

【００３３】図６は、図１に示したブロック図のコンパ
レータ２１、２２、２３の部分に対応する回路で、スレ
ッショルドレベルＶth1 のコンパレータ２１、スレッシ
ョルドレベルＶth2 のコンパレータ２２、スレッショル
ドレベルＶth3 のコンパレータ２３から構成されるコン
パレータ回路２０およびこのコンパレータ回路２０の出
力をエンコードする状態エンコード回路２００から構成
される。

【００３４】状態エンコード回路２００は、ＮＡＮＤ回
路２０１、２０３、ＮＯＴ回路２０２、ＮＯＲ回路２０
４から構成され、コンパレータ２３、２２、２１から出
力さる３ビットの信号“Ｓ３，Ｓ２，Ｓ１”を２ビット
の信号“Ｙ１，Ｙ０”にエンコードするものである。こ
の状態エンコード回路２００の動作を真理値表で示すと
図７のようになる。

【００３５】すなわち、コンパレータ２３、２２、２１
から出力される信号“Ｓ３，Ｓ２，Ｓ１”が“０，０，
０”であると、出力信号“Ｙ１，Ｙ０”は“０，０”と
なる。また、コンパレータ２３、２２、２１から出力さ
れる信号“Ｓ３，Ｓ２，Ｓ１”が１つの“１”を含む
“０，０，１”であると、出力信号“Ｙ１，Ｙ０”は
“０，１”となる。また、コンパレータ２３、２２、２
１から出力される信号“Ｓ３，Ｓ２，Ｓ１”が２つの
“１”を含む“０，１，１”であると、出力信号“Ｙ
１，Ｙ０”は“１，０”となる。また、コンパレータ２
３、２２、２１から出力される信号“Ｓ３，Ｓ２，Ｓ
１”がすべて“１”である“１，１，１”であると、出
力信号“Ｙ１，Ｙ０”は“１，１”となる。

【００３６】図８は、図１に示したブロック図のシフト
レジスタ３１、３２、３３、パターンマッチング部４
１、パターン登録部４２、判定部４３に対応する回路
で、３つの４段シフトレジスタ３０１、３０２、３０３
および６つのＮＡＮＤ回路３０４、３０５、３０６、３
１１、３１２、３１３および４つのＮＡＮＤ回路３０
７、３０８、３１４、３１５およびＯＲ回路３０９およ
びＮＯＲ回路３１６および２つのＡＮＤ回路３１０、３
１７およびＪＫフリップフロップ３１８から構成され
る。

【００３７】ここで、シフトレジスタ３０１のデータ入
力Ｄには、図７の回路から信号Ｙ１が加えられ、シフト
レジスタ３０２のデータ入力Ｄには、シフトレジスタ３
０１の第４段出力ＱD が入力され、シフトレジスタ３０
３のデータ入力Ｄには、図７の回路から信号Ｙ０が加え
られる。また、シフトレジスタ３０１、３０２、３０３
のそれぞれのクロック入力には所定周期のシステムクロ
ックＳＹＳＣＬＫが加えられ、クリア入力ＣＬＲにはリ
セット信号ＲＥＳＥＴが加えられている。

【００３８】また、シフトレジスタ３０１の各段の出力
ＱA ，ＱB ，ＱC ，ＱD は、ＮＡＮＤ回路３０５および
ＮＡＮＤ回路３１２に加えられ、シフトレジスタ３０２
の各段の出力ＱA ，ＱB ，ＱC，ＱD は、ＮＡＮＤ回路
３０４およびＮＡＮＤ回路３１１に加えられ、シフトレ
ジスタ３０３各段の出力ＱA ，ＱB ，ＱC ，ＱDは、Ｎ
ＡＮＤ回路３０６およびＮＡＮＤ回路３１３に加えられ
る。

【００３９】また、ＮＡＮＤ回路３０４の出力およびＮ
ＡＮＤ回路３０５の出力はＮＡＮＤ回路３０７に加えら
れ、ＮＡＮＤ回路３０５の出力およびＮＡＮＤ回路３０
６の出力はＮＡＮＤ回路３０８に加えられ、ＮＡＮＤ回
路３１１の出力およびＮＡＮＤ回路３１２の出力はＮＡ
ＮＤ回路３１４に加えられ、ＮＡＮＤ回路３１２の出力
およびＮＡＮＤ回路３１３の出力はＮＡＮＤ回路３１５
に加えられ、ＮＡＮＤ回路３０７の出力およびＮＡＮＤ
回路３０８の出力はＯＲ回路３０９に加えられ、ＮＡＮ
Ｄ回路３１４の出力およびＮＡＮＤ回路３１５の出力は
ＮＯＲ回路３１６に加えられる。

【００４０】また、ＯＲ回路３０９の出力は他方の入力
にＪＫフリップフロップ３１８の反転出力が加わるＡＮ
Ｄ回路３１０を介してＪＫフリップフロップ３１８の入
力Ｊに加えられ、ＮＯＲ回路３１６の出力は他方の入力
にＪＫフリップフロップ３１８の非反転出力が加わるＡ
ＮＤ回路３１７を介してＪＫフリップフロップ３１８の
入力Ｋに加えられる。

【００４１】そして、ＪＫフリップフロップ３１８の非
反転出力から出力ＤＯが取り出される。なお、ＪＫフリ
ップフロップ３１８のクリア入力ＣＬＲにはリセット信
号ＲＥＳＥＴが加えられている。

【００４２】この回路は、初期状態において、先ず、リ
セット信号ＲＥＳＥＴによりシフトレジスタ３０１、３
０２、３０３およびＪＫフリップフロップ３１８がクリ
アされる。そして図１に示した受光部１１から図６に示
したコンパレータ回路２０にアナログ信号が入力される
と、このアナログ信号はコンパレータ回路２０で３ビッ
トの離散多値化データ“Ｓ３，Ｓ２，Ｓ１”に変換さ
れ、この３ビットの離散多値化データ“Ｓ３，Ｓ２，Ｓ
１”は状態エンコード回路２００で２ビットの信号“Ｙ
１，Ｙ０”にエンコードされ、２ビットの信号“Ｙ１，
Ｙ０”の内、信号Ｙ１はシフトレジスタ３０１のデータ
入力Ｄに加えられ、信号Ｙ０はシフトレジスタ３０３の
データ入力Ｄに加えられる。そして、信号Ｙ１および信
号Ｙ０はそれぞれシフトレジスタ３０１およびシフトレ
ジスタ３０３の中で、システムクロックＳＹＳＣＬＫに
同期して各段ＱA ，ＱB ，ＱC ，ＱD にシフトされる。
そして、シフトレジスタ３０１の段ＱD の出力はシフト
レジスタ３０２のデータ入力Ｄに加えられ、同様にシス
テムクロックＳＹＳＣＬＫに同期して各段ＱA ，ＱB，
ＱC ，ＱD にシフトされる。

【００４３】したがって、シフトレジスタ３０１には、
図２に示したデータ空間Ｑn に対応する信号Ｙ１が格納
され、シフトレジスタ３０２には、図２に示したデータ
空間Ｑn+1 に対応する信号Ｙ１が格納され、シフトレジ
スタ３０３には、図２に示したデータ空間Ｑn に対応す
る信号Ｙ０が格納されることになる。ここで、信号Ｙ１
は、図７に示した真理値表から明らかのように、離散多
値化データ“Ｓ３，Ｓ２，Ｓ１”が“１，１，１”また
は“０，１，１”のとき“１”となり、“０，０，０”
または“０，０，１”のとき“０”となる信号であり、
信号Ｙ０は離散多値化データ“Ｓ３，Ｓ２，Ｓ１”が
“１，１，１”または“０，０，１”のとき“１”とな
り、“０，０，０”または“０，１，１”のとき“０”
となる信号である。

【００４４】したがって、シフトレジスタ３０１の各段
の出力ＱA ，ＱB ，ＱC ，ＱD が加わるＮＡＮＤ回路３
０５の出力と、シフトレジスタ３０３の各段の出力ＱA
，ＱB ，ＱC ，ＱD が加わるＮＡＮＤ回路３０５の出
力とのＮＡＮＤ条件をとるＮＡＮＤ回路３０８は、図２
に示したデータ空間Ｑn がすべて“１”のとき成立し、
このときを入力信号のオンらしさが大として信号“１”
を出力する。この信号“１”はＯＲ回路３０９、他方の
入力にＪＫフリップフロップ３１８の反転出力が加わる
ＡＮＤ回路３１０を介してＪＫフリップフロップ３１８
の入力Ｊに加えられる。すなわち、入力信号の現状がオ
フであり、データ空間Ｑn のオンらしさが大であると、
入力信号がオフからオンに変化したとしてＪＫフリップ
フロップ３１８の非反転出力Ｑを“０”から“１”に切
り替える。

【００４５】また、シフトレジスタ３０１の各段の出力
ＱA ，ＱB ，ＱC ，ＱD が加わるＮＡＮＤ回路３０５の
出力は、図２に示したデータ空間Ｑn のｎ＝１からｎ＝
２までの領域が少なくとも“１”のときそのＮＡＮＤ条
件が成立し、シフトレジスタ３０２の各段の出力ＱA ，
ＱB ，ＱC ，ＱD が加わるＮＡＮＤ回路３０４の出力
は、図２に示したデータ空間Ｑn+1 のｎ＝１からｎ＝２
までの領域が少なくとも“１”のときそのＮＡＮＤ条件
が成立する。したがって、ＮＡＮＤ回路３０４の出力と
ＮＡＮＤ回路３０５の出力とのＮＡＮＤ条件をとるＮＡ
ＮＤ３０９の出力は、データ空間Ｑn におけるオンらし
さがやや大で、かつデータ空間Ｑn+1 におけるオンらし
さがやや大のときそのＮＡＮＤ条件が成立して信号
“１”を出力し、この信号“１”はＯＲ回路３０９、他
方の入力にＪＫフリップフロップ３１８の反転出力が加
わるＡＮＤ回路３１０を介してＪＫフリップフロップ３
１８の入力Ｊに加えられる。すなわち、入力信号の現状
がオフであり、データ空間Ｑn におけるオンらしさがや
や大で、かつデータ空間Ｑn+1におけるオンらしさがや
や大であると、入力信号がオフからオンに変化したとし
てＪＫフリップフロップ３１８の非反転出力Ｑを“０”
から“１”に切り替える。

【００４６】また、シフトレジスタ３０１の各段の出力
ＱA ，ＱB ，ＱC ，ＱD が反転して加わるＮＡＮＤ回路
３１２の出力と、シフトレジスタ３０３の各段の出力Ｑ
A ，ＱB ，ＱC ，ＱD が反転して加わるＮＡＮＤ回路３
０５の出力とのＮＡＮＤ条件をとるＮＡＮＤ３０８は、
図２に示したデータ空間Ｑn がすべて“０”のとき成立
し、このときを入力信号のオフらしさが大として信号
“１”を出力する。この信号“１”はＮＯＲ回路３１
６、他方の入力にＪＫフリップフロップ３１８の非反転
出力が加わるＡＮＤ回路３１７を介してＪＫフリップフ
ロップ３１８の入力Ｋに加えられる。すなわち、入力信
号の現状がオンであり、データ空間Ｑn のオフらしさが
大であると、入力信号がオンからオフに変化したとして
ＪＫフリップフロップ３１８の非反転出力Ｑを“１”か
ら“０”に切り替える。

【００４７】また、シフトレジスタ３０１の各段の出力
ＱA ，ＱB ，ＱC ，ＱD が反転して加わるＮＡＮＤ回路
３１２の出力は、図２に示したデータ空間Ｑn のｎ＝１
からｎ＝２までの領域が少なくとも“０”のときそのＮ
ＡＮＤ条件が成立し、シフトレジスタ３０２の各段の出
力ＱA，ＱB ，ＱC ，ＱD が反転して加わるＮＡＮＤ回
路３１１の出力は、図２に示したデータ空間Ｑn+1 のｎ
＝１からｎ＝２までの領域が少なくとも“０”のときそ
のＮＡＮＤ条件が成立する。したがって、ＮＡＮＤ回路
３１１の出力とＮＡＮＤ回路３１２の出力とのＮＡＮＤ
条件をとるＮＡＮＤ回路３１４の出力は、データ空間Ｑ
n におけるオフらしさがやや大で、かつデータ空間Ｑn+
1 におけるオフらしさがやや大のときそのＮＡＮＤ条件
が成立して信号“１”を出力し、この信号“１”はＯＲ
回路３１６、他方の入力にＪＫフリップフロップ３１８
の非反転出力が加わるＡＮＤ回路３１７を介してＪＫフ
リップフロップ３１８の入力Ｋに加えられる。すなわ
ち、入力信号の現状がオンであり、データ空間Ｑn にお
けるオフらしさがやや大で、かつデータ空間Ｑn+1 にお
けるオフらしさがやや大であると、入力信号がオンから
オフに変化したとしてＪＫフリップフロップ３１８の非
反転出力Ｑを“１”から“０”に切り替える。

【００４８】このような構成によると、装置の大部分を
論理回路からなるハードウエアで構成することができ
る。

【００４９】図９は、コンパレータ２１、２２、２３の
コンパレートレベル、シフトレジスタ３１、３２、３３
の段数およびサンプリングタイムをユーザが任意に設定
変更できるようにしたこの発明の他の実施例を示したも
のである。この図９に示す実施例は、図１に示した実施
例に、特性設定入力インタフェース５１、フィルタ特性
表示部５２、特性切り替え部５３を付加して構成され
る。ここで、１０で示すフォトカプラは図１に示した発
光部１１と受光部１２を含む構成と同一である。この実
施例ではユーザ設定入力を特性設定入力インタフェース
５１、特性切り替え部５３を介してコンパレータ部２０
およびシフトレジスタ部３０に加え、コンパレータ２
１、２２、２３のコンパレートレベル、シフトレジスタ
３１、３２、３３の段数およびサンプリングタイムをユ
ーザが任意に設定変更できるように構成されている。

【００５０】また、コンパレータ部２０およびシフトレ
ジスタ部３０における設定状態は特性切り替え部５３、
フィルタ特性表示部５２を介して図示しない表示器に表
示し、ユーザによる特性設定変更を容易に行えるように
構成されている。

【００５１】一般に、フィルタの応答速度とインパルス
ノイズ幅限界値はトレードオフの関係にある。すなわ
ち、フィルタの応答速度を速くすると、フィルタのイン
パルスノイズ幅限界値は小さくなり、フィルタのインパ
ルスノイズ幅限界値を大きくすると、フィルタの応答速
度は遅くなる。したがって、ユーザによる特性設定変更
において、応答速度とインパルスノイズ幅限界値のどち
らを重要視するかが問題になる。また、信号上にのるホ
ワイトノイズは、上述したインパルスノイズ幅限界値と
は異なる性格を有している。

【００５２】そこで、この実施例では入力信号波形を観
測することによりこのノイズ印加状態を知り、この観測
データからユーザがフィルタの特性を決定できるように
なっている。

【００５３】この実施例において、応答速度とインパル
スノイズ幅限界値に関してはその値を入力する。ここ
で、応答速度は、例えば、１０００μｓから１５００μ
ｓまでの値を入力することができ、インパルスノイズ幅
限界値は、例えば、０μｓから５００μｓまでの値を入
力することができる。また、ホワイトノイズに関して
は、例えば、−１Ｖから＋１Ｖの値を入力することがで
きる。

【００５４】特性切り替え部５３では、特性設定入力イ
ンタフェース５１からの設定パラメータをもとに、ファ
ジィ推論を行い、最適なコンパレートレベル、シフトレ
ジスタ段数、サンプルタイムを決定する。

【００５５】この特性切り替え部５３におけるファジィ
推論の一例としては以下に示すものを用いることができ
る。 ｉｆ ホワイトノイズが大 ｔｈｅｎ コンパレートレベル差を小さくする ｉｆ 応答速度が小 ａｎｄホワイトノイズが小 ｔｈｅｎ サンプルタイムを短くする すなわち、ホワイトノイズが大きい場合は、コンパレー
タ２１、２２、２３のそれぞれのコンパレートレベル差
を小さくする。また、応答速度が小さく、かつホワイト
ノイズが小さいと、シフトレジスタ３１、３２、３３に
おけるサンプルタイムを短くする。

【００５６】ここで、特性切り替え部５３へのファジィ
推論の入力である設定パラメータは範囲入力となってお
り、特性切り替え部５３では、上下限界値を二等辺三角
形の底辺と見做してファジィ推論を行う。この様子を図
１０に示す。

【００５７】なお、上記実施例ではコンパレータの前段
に入力信号と後段の回路との間を電気的に絶縁するフォ
トカプラを設けたが、この発明の信号処理装置の使用環
境によっては必ずしも設ける必要はない。

【００５８】また、コンパレータのコンパレートレベル
は３値に限定されるものではなく、４値以上のコンパレ
ートレベルを有するコンパレータを用いてもよい。この
場合はコンパレータのコンパレートレベルの数に応じて
このコンパレータの後段のシフトレジスタの数も変化す
ることになる。

【００５９】

【発明の効果】以上説明したように、この発明では、入
力信号を複数の閾値と比較することにより離散多値化デ
ータに変換し、この離散多値化データを時系列で記憶手
段に記憶し、この記憶手段に記憶した時系列データパタ
ーンと所定の教師パターンとをファジィパターンマッチ
ングにより比較することにより入力信号の評価を行うよ
うに構成し、また、上記閾値および上記記憶手段の記憶
サンプル数を変更できるように構成したので、 （１）信号判定の情報量が増し、信号判定の信頼性が向
上する。 （２）抵抗やコンデンサが不要となり基板実装面積が削
減できる。 （３）教師パターンの簡単な登録、追加により、フィル
タの特性を容易に変更することができる。 （４）ファジィパターンマッチングの構成を論理回路で
実現することによりハードウエアの増加コストアップを
最小限に抑えることができる。 （５）ノイズの多いときはノイズ耐性を強く、ノイズの
小さいときは応答速度を速くというように、入力信号の
状況に応じてフィルタの特性を容易に変更できる。 （６）ユーザがフィルタの特性をわかりやすい表現方法
で簡単に入力できるので、入力波形を観測した情報から
専門的な知識なしにフィルタ特性の変更が可能である。 （７）決定したフィルタ特性をユーザが確認できるの
で、システム誤動作の原因追及が容易になる。 などの優れた効果が得られる。

【図面の簡単な説明】

【図１】この発明の信号処理装置の一実施例を示すブロ
ック図。

【図２】図１に示したシフトレジスタによって形成され
るデータ空間を示す図。

【図３】図１に示したシフトレジスタによって形成され
るデータ空間時系列離散多値化データの一例を示す図。

【図４】図１に示したパターン登録部に登録されるパタ
ーンの一例として、正常オン信号のメンバーシップ関数
を示す図。

【図５】図１に示したパターン登録部に登録されるパタ
ーンの一例として、正常オフ信号のメンバーシップ関数
を示す図。

【図６】論理回路によるハードウエアで構成したこの発
明の他の実施例を示すもので、図１に示したコンパレー
タ部分に対応する回路図。

【図７】図６に示した状態エンコード回路の動作を説明
するための真理値表を示す図。

【図８】論理回路によるハードウエアで構成したこの発
明の他の実施例を示すもので、図１に示したシフトレジ
スタ、パターンマッチング部、パターン登録部、判定部
コンパレータ２１、２２、２３に対応する回路図。

【図９】コンパレータのコンパレートレベル、シフトレ
ジスタの段数およびサンプリングタイムをユーザが任意
に設定変更できるようにしたこの発明の更に他の実施例
を示すブロック図。

【図１０】図９に示した特性切り替え部におけるファジ
ィ推論の一例を説明する図。

【符号の説明】

１０ フォトカプラ １１ 発光部 １２ 受光部 ２０ コンパレータ部 ２１ コンパレータ ２２ コンパレータ ２３ コンパレータ ３０ シフトレジスタ部 ３１ シフトレジスタ ３２ シフトレジスタ ３３ シフトレジスタ ４１ パターンマッチング部 ４２ パターン登録部 ４３ 判定部 ５１ 特性設定入力インタフェース ５２ フィルタ特性表示部 ５３ 特性切り替え部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号を複数の閾値と比較することに
   より離散多値化データを得る比較手段と、 前記比較手段で得られた離散多値化データを時系列で記
   憶する記憶手段と、 前記記憶手段に記憶された時系列データパターンと所定
   の教師パターンとをファジィパターンマッチングにより
   比較して前記入力信号を評価する評価手段と、 を具備したことを特徴とする信号処理装置。
2. 【請求項２】 前記評価手段は、論理回路で構成される
   ことを特徴とする請求項１記載の信号処理装置。
3. 【請求項３】 前記比較手段の閾値および前記記憶手段
   の記憶サンプル数を変更する手段を更に具備したことを
   特徴とする請求項１記載の信号処理装置。