JPH08331186A - 周波数復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 復調特性のバラツキの少ないＦＳＫ復調回路
を提供する。 【構成】 ＦＳＫ変調信号を方形波パルスに整形してカ
ウンタ４に入力させる。カウンタ４は一定周期で繰返し
て入力するリセットパルスでリセットされ、ＦＳＫ変調
信号のパルスを計数する。比較回路５においてカウンタ
４の出力と基準ディジタル信号とを比較する。基準ディ
ジタル信号の値をＦＳＫ変調信号の第１の周波数信号の
パルスを計数した時の出力と第２の周波数信号のパルス
を計数した時の出力との間の値に設定する。これによ
り、比較回路５からは第２の周波数信号の時にのみ高レ
ベル出力が得られ、第１及び第２の周波数信号の弁別が
可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周波数復調回路即ち周
波数弁別回路に関し、更に詳細には、ＦＳＫ（Ｆrequen
cy Ｓhift Ｋeying ）復調回路に関する。

【０００２】

【従来の技術】ＦＳＫ変調信号は、論理の０、１から成
る２値データに対応した周波数信号から成る。即ち、Ｆ
ＳＫ変調信号は、論理の０を示す入力電圧に対応して第
１の周波数信号となり、論理の１を示す入力電圧に対応
して第２の周波数信号となる。このＦＳＫ変調信号を低
レベルと高レベルの２値の電圧信号に戻すための従来の
典型的なＦＳＫ復調回路は、入力波形整形回路と移相検
波器とオペアンプと出力波形整形用のコンパレータを順
次に接続したものから成る。

【０００３】

【発明が解決しようとする課題】ところで、移相検波器
等のアナログ回路によってＦＳＫ復調する場合には、多
くの部分をＩＣ化したとしても、外付けの抵抗、コンデ
ンサ等が必要になる。また、アナログ処理であるので部
品の特性のバラツキの影響を受け易く、目標の復調出力
を得るために多くの調整が必要になった。

【０００４】そこで、本発明の目的は特性のバラツキが
少なく且つ種々の周波数信号に柔軟に対応することがで
きる周波数復調回路を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
の請求項１の発明は、第１の値を示す区間が第１の周波
数信号とされ、第２の値を示す区間が第２の周波数信号
とされた周波数変調信号を復調するための回路であっ
て、前記第１及び第２の周波数信号の周期よりも長い一
定の周期を有してリセットパルスを発生するリセットパ
ルス発生回路と、前記リセットパルス発生回路から発生
した前記リセットパルス毎にリセットされて前記周波数
変調信号のパルスを計数してディジタル値を出力するデ
ィジタルカウンタと、前記カウンタが前記第１の周波数
信号のパルスを計数した時に得られる第１のディジタル
値と前記カウンタが前記第２の周波数信号のパルスを計
数した時に得られる第２のディジタル値との間の値を有
する基準ディジタル信号を発生する基準ディジタル信号
発生回路と、前記ディジタルカウンタから得られたカウ
ンタ出力の値と前記基準ディジタル信号の値とを比較
し、前記カウンタ出力の値が前記基準ディジタル信号の
値よりも低い時に第１のレベルの電圧を出力し、前記カ
ウンタ出力の値が前記基準ディジタル信号の値よりも高
い時（好ましくは以上の時）に第２のレベルの電圧を出
力する比較回路とを備え、前記比較回路の前記第１及び
第２のレベルの電圧を前記第１及び第２の周波数信号の
復調信号とする周波数復調回路に係わるものである。ま
た、請求項３の発明は、第１の値を示す区間が第１の周
波数信号とされ、第２の値を示す区間が第２の周波数信
号とされた周波数変調信号を復調するための回路であっ
て、前記第１及び第２の周波数信号の周期よりも長い一
定の周期を有してリセットパルスを発生するリセットパ
ルス発生回路と、前記リセットパルス発生回路から発生
した前記リセットパルス毎にリセットされて前記周波数
変調信号のパルスを２進方式で計数するものであり、前
記一定の周期において前記第１の周波数信号のパルスを
計数した時には第１のレベルの電圧を出力し、前記第２
の周波数信号のパルスを計数した時には第２のレベルの
電圧を出力する出力端子を有しているバイナリカウンタ
とを備え、前記バイナリカウンタの前記出力端子から得
られた前記第１及び第２のレベルの電圧を前記第１及び
第２の周波数復調信号とする周波数復調回路に係わるも
のである。なお、請求項２及び４に示すように請求項１
及び３の発明において、更にラッチ回路を設けることが
望ましい。また、請求項５に示すように、請求項２〜４
において更にローパスフィルタと波形整形回路を設ける
ことが望ましい。

【０００６】

【発明の作用及び効果】各請求項の発明によれば、カウ
ンタによって第１及び第２の周波数信号のパルスを計数
し、この出力に基づいて第１及び第２の周波数信号を弁
別した出力を得るので、ディジタル的に復調出力を得る
ことができる。従って、従来のアナログ復調に比べて特
性のバラツキの少ない復調出力を得ることが可能にな
る。また、請求項１の発明によれば、リセットパルスの
周期の変更によって復調条件の設定変更を容易に行うこ
とができる。また、請求項３の発明によれば、リセット
パルスの周期の変更及びカウンタ出力端子の変更のいず
れか一方又は両方によって復調条件の設定変更を容易に
達成することができる。また、請求項２及び４の発明に
よれば、２値のディジタル出力を正確且つ容易に得るこ
とができる。また、請求項５の発明によれば、エラー等
に基づくノイズ成分を除去して精度の高い復調出力を得
ることができる。

【０００７】

【第１の実施例】次に、図１〜図４を参照して本発明の
第１の実施例のＦＳＫ復調回路を説明する。図１に示す
復調回路は、ＦＳＫ変調信号入力端子１に対して、増幅
器２、入力段波形整形回路３、ディジタルカウンタ４、
比較回路５、ラッチ回路６、ローパスフィルタ（ＬＰ
Ｆ）７、出力段波形整形回路８、及び復調出力端子９を
順次に接続し、カウンタ４及びラッチ回路６を制御する
ためにパルス発生回路１０を設け、更にディジタル復調
するために基準ディジタル信号発生回路１１を設けたも
のである。

【０００８】図１の各部を図２の波形図を参照して説明
する。入力端子１には図２（Ａ）に示すように論理の
“０”と“１”に対応して第１及び第２の周波数信号ｆ
1 、ｆ2 が入力する。第１の周波数信号ｆ1 は例えば４
０５ｋＨｚの信号であり、第２の周波数信号ｆ2 は例え
ば５０５ｋＨｚの信号である。

【０００９】入力端子１に接続された増幅器２は、入力
段結合コンデンサとアンプと出力段結合コンデンサから
成り、ＦＳＫ変調信号を増幅して出力する周知の回路で
ある。

【００１０】増幅器２に接続された入力段波形整形回路
３は、電圧レベル変換回路と電圧コンパレータとを順次
に接続した周知の回路であって、図２（Ａ）の波形を図
２（Ｂ）の方形波に整形して出力するものである。な
お、波形整形回路３は図２（Ａ）の周波数信号ｆ1 、ｆ
2 の１周期に１個の割合でパルスを出力する。従って、
図２（Ｂ）のパルスの繰返し周波数は図２（Ａ）の周波
数信号と同一である。

【００１１】ディジタルカウンタ４の入力端子ＣＫは波
形整形回路３に接続され、リセット端子即ちクリア端子
ＣＬＲはパルス発生回路１０の出力ライン１０ａに接続
されている。このカウンタ４は、パルス発生回路１０か
ら一定周期Ｔを有して繰返して与えられるリセットパル
スによってリセット（クリア）され、次のリセットパル
スが入力するまで図２（Ｂ）に示す周波数信号のパルス
を計数する。

【００１２】パルス発生回路１０は、一定周期のクロッ
ク信号に基づいてライン１０ａに負パルスから成るリセ
ット信号を出力し、ライン１０ｂに正パルスから成るク
ロックパルスを出力するものである。ライン１０ａのリ
セットパルスの発生周期は、第１及び第２の周波数信号
ｆ1 、ｆ2 の周期よりも十分に大きく、且つディジタル
データの単位ビット時間長よりも十分に短く設定されて
いる。なお、ライン１０ｂのクロックパルスはライン１
０ａのリセットパルスと同一の周期を有して同期して発
生する。

【００１３】基準ディジタル信号発生回路１１は、カウ
ンタ４の出力と比較するための基準ディジタル信号を比
較回路５に送るものである。この基準ディジタル信号は
カウンタ４が第１の周波数信号ｆ1 のパルスを計数した
時にリセットパルスの１周期の最後において得られるカ
ウンタ出力の値（第１のディジタル値）即ち第１の周波
数信号ｆ1 のパルスの最大計数値とカウンタ４が第２の
周波数信号ｆ2 のパルスを計数した時にリセットパルス
の１周期の最後において得られるカウンタ出力の値（第
２のディジタル値）即ち第２の周波数信号ｆ2 のパルス
の最大計数値との間の値を有するように決定される。

【００１４】比較回路５は、カウンタ４から得られた出
力の値が基準ディジタル信号発生回路１１から発生して
いる基準ディジタル信号の値よりも低い時に第１のレベ
ル（低レベル）の出力電圧を発生し、基準ディジタル値
以上になった時に出力電圧が第１のレベル（低レベル）
から第２のレベル（高レベル）に転換して第２のレベル
の出力電圧を発生するように構成されたディジタル比較
回路から成る。なお、比較回路５を、カウンタの出力値
が基準ディジタル値以下の時に第１のレベル出力を発生
し、基準ディジタル値よりも高い時に第２のレベルの出
力を発生するように変形したものとすることができる。

【００１５】このデータ入力端子Ｄが比較回路５に接続
されたラッチ回路６は、比較回路５の出力をクロックパ
ルスの１周期だけ保持して出力するものである。この動
作をさせるためにラッチ回路６のクロック入力端子ＣＫ
はライン１０ｂに接続されている。このラッチ回路６の
出力端子Ｑには図２（Ｃ）に第１の周波数信号ｆ1 の区
間に対応して第１のレベル（低レベル）、第２の周波数
信号ｆ2 の区間に対応して第２のレベル（高レベル）の
復調信号が得られる。この復調信号の波形はＦＳＫ変調
する前のデータ波形と実質的に同一になる。

【００１６】ラッチ回路６に接続されたノイズ除去用ロ
ーパスフィルタ７は、復調波形に含まれるノイズを除去
するものである。即ち、比較回路５における比較エラー
又はラッチ回路６におけるラッチエラー等によって図２
（Ｃ）で鎖線で示すようにノイズ成分Ｎを含む場合があ
る。ラッチ回路６の出力波形に高周波ノイズＮが含まれ
ていても、これをローパスフィルタ７を通すと除去さ
れ、図２（Ｄ）に示すような出力波形が得られる。な
お、ローパスフィルタ７は信号ラインに直列に接続され
た抵抗と、信号ラインとグランドとの間に接続されたコ
ンデンサから成る周知のＲＣフィルタである。

【００１７】ローパスフィルタ７に接続された出力段波
形整形回路８はコンパレータから成る周知の回路であっ
て、図２（Ｄ）の波形を図２（Ｅ）の方形波に整形して
出力端子９に送出するものである。図２（Ｅ）の波形は
ＦＳＫ変調前のデータ波形に対応している。

【００１８】図３は図１のカウンタ４、比較回路５及び
ラッチ回路６を詳しく示すものである。カウンタ４は２
個の４ビットカウンタ４ａ、４ｂを縦続接続して８ビッ
トカウンタとしたものである。第１及び第２のカウンタ
４ａ、４ｂはそれぞれ株式会社東芝の４ビットカウンタ
のＩＣ７４ＨＣ１６１であり、入力端子ＣＫと、リセッ
ト端子即ちクリア端子ＣＬＲ、４つの出力端子ＱＡ、Ｑ
Ｂ、ＱＣ、ＱＤと、相互接続端子ＲＣＯ、ＥＮＴを有す
る。この他にも端子を有するが、説明を簡単にするため
に省略されている。各カウンタ４ａ、４ｂの入力端子Ｃ
Ｋは図１の波形整形回路３に接続される。それぞれのク
リア端子ＣＬＲはライン１０ａに接続されている。従っ
て、ライン１０ａのリセットパルス毎にカウンタ４ａ、
４ｂはリセットされ入力端子ＣＫに入力する周波数信号
のパルスを計数し、８ビットのディジタル出力を比較回
路５に送る。

【００１９】比較回路５は、４ビットの２個のディジタ
ル比較器５ａ、５ｂを縦続接続することによって構成さ
れている。各比較器５ａ、５ｂは株式会社東芝の４ビッ
トの比較器のＩＣ７４ＨＣ８５から成り、第１の入力端
子Ａ0 、Ａ1 、Ａ3 、Ａ4 と、第２の入力端子Ｂ0 、Ｂ
1 、Ｂ3 、Ｂ4 と、３種類の比較出力端子Ａ＞Ｂout、
Ａ＝Ｂout 、Ａ＜Ｂout 、相互接続のための入力端子Ａ
＞Ｂin、Ａ＝Ｂin、Ａ＜Ｂinを有する。比較器５ａ、５
ｂの第１の入力端子Ａ0 〜Ａ4 はカウンタ４ａ、４ｂの
出力端子ＱＡ、ＱＢ、ＱＣ、ＱＤに接続され、第１の比
較器５ａの第２の入力端子Ｂ0 〜Ｂ4 は図１の基準ディ
ジタル信号発生回路１１の出力端子Ｄ0、Ｄ1 、Ｄ2 、
Ｄ3 に接続され、第２の比較器５ｂの第２の入力端子Ｂ
0 〜Ｂ4は基準ディジタル信号発生回路１１の出力端子
Ｄ4 、Ｄ5 、Ｄ6 、Ｄ7 に接続されている。第１及び第
２の比較器５ａ、５ｂは８ビットのカウンタ出力と８ビ
ットの基準ディジタル信号の比較出力を発生する。ここ
でカウンタ４の出力をＡ、基準ディジタル信号をＢとす
れば、Ａ＞Ｂを示す出力をＡ＞Ｂout の端子に送出し、
Ａ＝Ｂを示す出力をＡ＝Ｂout の端子に送出する。ＯＲ
ゲート５ｃの一方の入力端子は比較器５ｂのＡ＞Ｂout
端子に接続され、他方の入力端子は比較器５ｂのＡ＝Ｂ
out 端子に接続されている。従って、カウンタ出力Ａが
基準ディジタル信号Ｂ以上の時にＯＲゲート５ｃの出力
が高レベルとなり、その他の時には低レベルとなる。

【００２０】ラッチ回路６はＤ型フリップフロップから
成り、データ入力端子ＤはＯＲゲート５ｃに接続され、
クロック入力端子ＣＫはクロックライン１０ｂに接続さ
れている。

【００２１】図４は図３のＡ〜Ｅ点の電圧状態を示す波
形図である。図４（Ａ）はカウンタ４の入力端子に供給
される第１及び第２の周波数信号ｆ1 、ｆ2 のパルスを
示す。図４（Ｂ）はラッチ回路６に入力するクロックパ
ルスを示す。このクロックパルスは図４（Ｃ）のライン
１０ａのリセットパルスと同一の周期を有して同期して
発生している。図４（Ｄ）はＯＲゲート５ｃの出力即ち
比較回路５の出力を示す。クロックパルスの周期Ｔの初
期においてはカウンタ出力Ａが基準ディジタル信号Ｂよ
りも小さいので、比較出力は低レベルに保たれている
が、カウンタ出力Ａが基準ディジタル信号Ｂ以上になっ
た時点から後は高レベルになる。図４（Ｄ）のパルス幅
は基準ディジタル信号Ｂの値を変えることによって変化
する。図４（Ｄ）の比較出力パルスは比較器５ａ、５
ｂ、ＯＲゲート５ｃの信号処理の遅延及び信号伝送路の
遅延に伴って遅延して発生する。即ち、カウンタ４はｔ
1 、ｔ2 、ｔ3 、ｔ5 のリセットパルスの立上り（前
縁）でリセットされるが、比較出力パルスはリセット時
点よりも遅れた時点まで発生する。このため、図４
（Ｂ）のクロックパルスによって図４（Ｄ）の比較出力
パルスのラッチが可能になる。なお、比較回路５によっ
て必要とする遅延が得られない場合には、個別の遅延回
路を比較回路５とラッチ回路６との間に接続する。ラッ
チ回路６は図４のｔ1 、ｔ2 、ｔ3 では高レベルの入力
をラッチするので、この出力端子Ｑから図４（Ｅ）に示
す高レベルの出力が得られる。しかし、第１の周波数信
号ｆ1 に転換するｔ4 以後のｔ5 時点では高レベルの比
較出力が得られないので、ｔ5 のクロックパルスに同期
してラッチ回路６の出力は低レベルに戻る。

【００２２】本実施例ではカウンタ４とディジタル比較
回路５によるディジタル処理によって周波数復調即ち周
波数弁別を行うので、従来のアナログ検波器を使用する
場合に比べて復調特性のバラツキが小さくなり、高精度
の復調が可能になる。また、復調条件の設定変更を容易
に達成することができる。また、ローパスフィルタ７を
設けたのでエラー等によるノイズを除去することができ
る。

【００２３】

【第２の実施例】次に、図５及び図６を参照して第２の
実施例のＦＳＫ復調回路を説明する。但し、図５におい
て図１、図３と実質的に同一の部分には同一の符号を付
してその説明を省略する。図５の復調回路は、図１の回
路から比較回路５と基準ディジタル信号発生回路１１を
省いたものである。カウンタ４は図３と同一の４ビット
のカウンタ４ａから成る。但し、この実施例ではディジ
タル出力を送出することが不要であるので、４段の出力
端子ＱＡ、ＱＢ、ＱＣ、ＱＤの内の最終段の出力端子Ｑ
Ｄのみに出力ラインが接続され、この出力ラインがラッ
チ回路６のデータ入力端子Ｄに接続されている。

【００２４】カウンタ４の入力端子ＣＫには、図６
（Ａ）に原理的に示す第１及び第２の周波数信号ｆ1 、
ｆ2 のパルスが入力する。カウンタ４のクリア端子ＣＬ
Ｒには図６（Ｃ）のリセットパルスが入力する。ラッチ
回路６のクロック入力端子ＣＫには図６（Ｂ）のクロッ
クパルスが入力する。リセットパルス及びクロックパル
スは同一の一定周期Ｔを有し、同期して発生する。リセ
ットパルス及びクロックパルスの周期と第１及び第２の
周波数信号ｆ1 、ｆ2 のパルスの周期とデータの単位ビ
ットの時間長との関係は第１の実施例と同様に決定され
ている。但し、図５の復調回路では、リセットパルスの
周期Ｔが、第１の周波数信号ｆ1 のパルスの周期Ｔ1 の
４倍の値４Ｔ1 よりも短く、且つ第２の周波数信号ｆ2
のパルスの周期Ｔ2 の４倍の値４Ｔ2 以上になるように
設定されている。これにより、図６に示すように第２の
周波数信号ｆ2 の区間ｔ0 〜ｔ5 では、ｔ1 、ｔ3 、ｔ
4 でリセットパルスが発生してから４個の第２の周波数
信号ｆ2 のパルスが入力すると、カウンタ４ａの第４番
目の出力端子ＱＤから図６（Ｄ）に示すように高レベル
出力が得られる。図６（Ｄ）の高レベル出力は図４
（Ｄ）の比較回路５の出力と同様な情報を含んでいる。
カウンタ４ａの出力端子ＱＤの出力パルスは僅かに遅延
しているので、ラッチ回路６においてクロックパルスで
ラッチ可能であり、ラッチ回路６からは図６（Ｅ）の出
力が得られる。この出力は図６（Ａ）の論理の１、０の
区間に対応した高レベル区間及び低レベル区間を有す
る。従って、図５の回路によっても図１及び図３の回路
と同様な作用効果を得ることができる。

【００２５】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図５の回路において、カウンタ４とラッチ回路
６の間にカウンタ出力パルスをクロックパルスの発生時
点以後まで遅延させるための個別の遅延回路を設けるこ
とができる。 （２） 図１及び図３において基準ディジタル信号を出
来るだけ小さく設定し、図４（Ｄ）の高レベルの出力パ
ルス幅を広げ、ラッチ回路６を省くことができる。この
場合、図４（Ｄ）の状態では論理の１の区間で出力パル
スが断続しているが、ローパスフィルタ７で平滑して波
形整形回路８を通すと、図４（Ｅ）に近い出力波形が得
られる。また、図５の回路においても、ラッチ回路６を
省いてカウンタ４の出力をローパスフィルタ７で平滑す
ることができる。 （３） 図１及び図５においてラッチ回路６の代りに、
図４（Ｄ）及び図６（Ｄ）でトリガされる出力パルス幅
が周期Ｔと同一又はほぼ同一の再トリガモノマルチバイ
ブレータを設け、周期以内に次の高レベル出力が発生し
た時には図４（Ｅ）、図６（Ｅ）に示すように連続的に
高レベル出力を発生するように構成することができる。

【図面の簡単な説明】

【図１】第１の実施例のＦＳＫ復調回路を示すブロック
図である。

【図２】図１の各部の波形を示す図である。

【図３】図１の一部を詳しく示す回路図である。

【図４】図３の各部の波形を示す図である。

【図５】第２の実施例のＦＳＫ復調回路を示すブロック
図である。

【図６】図５の各部の波形を示す図である。

【符号の説明】

４ カウンタ ５ 比較回路 ６ ラッチ回路 １１ 基準ディジタル信号発生回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の値を示す区間が第１の周波数信号
   とされ、第２の値を示す区間が第２の周波数信号とされ
   た周波数変調信号を復調するための回路であって、 前記第１及び第２の周波数信号の周期よりも長い一定の
   周期を有してリセットパルスを発生するリセットパルス
   発生回路と、 前記リセットパルス発生回路から発生した前記リセット
   パルス毎にリセットされて前記周波数変調信号のパルス
   を計数してディジタル値を出力するディジタルカウンタ
   と、 前記カウンタが前記第１の周波数信号のパルスを計数し
   た時に得られる第１のディジタル値と前記カウンタが前
   記第２の周波数信号のパルスを計数した時に得られる第
   ２のディジタル値との間の値を有する基準ディジタル信
   号を発生する基準ディジタル信号発生回路と、 前記ディジタルカウンタから得られたカウンタ出力の値
   と前記基準ディジタル信号の値とを比較し、前記カウン
   タ出力の値が前記基準ディジタル信号の値よりも低い時
   に第１のレベルの電圧を出力し、前記カウンタ出力の値
   が前記基準ディジタル信号の値よりも高い時に第２のレ
   ベルの電圧を出力する比較回路とを備え、前記比較回路
   の前記第１及び第２のレベルの電圧を前記第１及び第２
   の周波数信号の復調信号とすることを特徴とする周波数
   復調回路。
2. 【請求項２】更に、前記比較回路の出力端子にラッチ回
   路が接続されており、前記ラッチ回路は前記リセットパ
   ルスに同期して前記比較回路の出力をラッチするように
   構成されていることを特徴とする請求項１記載の周波数
   復調回路。
3. 【請求項３】 第１の値を示す区間が第１の周波数信号
   とされ、第２の値を示す区間が第２の周波数信号とされ
   た周波数変調信号を復調するための回路であって、 前記第１及び第２の周波数信号の周期よりも長い一定の
   周期を有してリセットパルスを発生するリセットパルス
   発生回路と、 前記リセットパルス発生回路から発生した前記リセット
   パルス毎にリセットされて前記周波数変調信号のパルス
   を２進方式で計数するものであり、前記一定の周期にお
   いて前記第１の周波数信号のパルスを計数した時には第
   １のレベルの電圧を出力し、前記第２の周波数信号のパ
   ルスを計数した時には第２のレベルの電圧を出力する出
   力端子を有しているバイナリカウンタとを備え、前記バ
   イナリカウンタの前記出力端子から得られた前記第１及
   び第２のレベルの電圧を前記第１及び第２の周波数復調
   信号とすることを特徴とする周波数復調回路。
4. 【請求項４】 更に、前記バイナリカウンタの出力端子
   にラッチ回路が接続されており、前記ラッチ回路は前記
   リセットパルスに同期して前記カウンタの出力をラッチ
   するように構成されていることを特徴とする請求項３記
   載の周波数復調回路。
5. 【請求項５】 更に、前記ラッチ回路の出力段にノイズ
   除去用のローパスフィルタとこのローパスフィルタの出
   力波形を整形する波形整形回路を有することを特徴とす
   る請求項１又は２又は３又は４記載の周波数復調回路。