JPH0528006B2 - - Google Patents
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- Publication number
- JPH0528006B2 JPH0528006B2 JP59139005A JP13900584A JPH0528006B2 JP H0528006 B2 JPH0528006 B2 JP H0528006B2 JP 59139005 A JP59139005 A JP 59139005A JP 13900584 A JP13900584 A JP 13900584A JP H0528006 B2 JPH0528006 B2 JP H0528006B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- channel
- circuit
- voltage
- switched capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スイツチドキヤパシタ回路、更に詳
しく言えばビデオ信号処理等のように高速な動作
を行なうスイツチドキヤパシタ回路において、動
作時の精度を向上させる回路構成に関するもので
ある。
しく言えばビデオ信号処理等のように高速な動作
を行なうスイツチドキヤパシタ回路において、動
作時の精度を向上させる回路構成に関するもので
ある。
ビデオ信号用等のように高速な動作を要求され
るスイツチドキヤパシタ回路では、使用するコン
デンサの容量値に比べ、アナログスイツチとして
動作するMOSトランジスタの寄生容量等が無視
できなくなる。このため、トランジスタのゲート
に印加される制御用のクロツクが信号に漏れ込む
いわゆる“クロツクフイールドスルー”という現
象が問題になる。本発明を説明する上で、このク
ロツクフイールドスルー、とくにMOSトランジ
スタのチヤネルチヤージに起因するフイードスル
ーが重要なポイントになるので、以下詳細に説明
する。このようなチヤネルチヤージを含めて検討
した例として、昭和59年度，電子通信学会総合全
国大会講演論文集479の井沢他２名による”スイ
ツチドキヤパシタ回路におけるクロツクフイード
スルーの影響に関する基礎検討”がある。その内
容の概略を第１図および第２図を用いて説明す
る。
るスイツチドキヤパシタ回路では、使用するコン
デンサの容量値に比べ、アナログスイツチとして
動作するMOSトランジスタの寄生容量等が無視
できなくなる。このため、トランジスタのゲート
に印加される制御用のクロツクが信号に漏れ込む
いわゆる“クロツクフイールドスルー”という現
象が問題になる。本発明を説明する上で、このク
ロツクフイールドスルー、とくにMOSトランジ
スタのチヤネルチヤージに起因するフイードスル
ーが重要なポイントになるので、以下詳細に説明
する。このようなチヤネルチヤージを含めて検討
した例として、昭和59年度，電子通信学会総合全
国大会講演論文集479の井沢他２名による”スイ
ツチドキヤパシタ回路におけるクロツクフイード
スルーの影響に関する基礎検討”がある。その内
容の概略を第１図および第２図を用いて説明す
る。
第１図は、スイツチドキヤパシタ回路の中で最
も単純なサンプルホールド回路である。NMOS
のアナログスイツチ１のゲート電圧Vgが、第２
図に示すように、初期電圧Vgpから立ち下り時間
TpffでOVに移行するものとする。このとき、入
力電圧V1がサンプルされて、ホールド用コンデ
ンサ２の両端に、Viにほぼ等しい電圧Vpがホー
ルドされる。クロツクフイールドスルーがあるた
め、ViとVpは必ずしも等しくならないので、こ
の電位差をオフセツト電圧と呼ぶことにする。
も単純なサンプルホールド回路である。NMOS
のアナログスイツチ１のゲート電圧Vgが、第２
図に示すように、初期電圧Vgpから立ち下り時間
TpffでOVに移行するものとする。このとき、入
力電圧V1がサンプルされて、ホールド用コンデ
ンサ２の両端に、Viにほぼ等しい電圧Vpがホー
ルドされる。クロツクフイールドスルーがあるた
め、ViとVpは必ずしも等しくならないので、こ
の電位差をオフセツト電圧と呼ぶことにする。
以下、このオフセツト電圧が、入力電圧Viに依
存する理由を述べる。
存する理由を述べる。
クロツクフイールドスルーは、ゲート下のチヤ
ネルチヤージによるものと、ゲート電極とソー
ス，ドレイン間のオーバーラツプ容量を通して生
ずるものに分けて考えることができる。いま、チ
ヤネル部のゲート酸化膜容量をCg、オーバーラ
ツプ容量をCpv、NMOSのチヤネル内の不純物濃
度がほぼ一定とみなしてそのスレツシヨルド電圧
をVthとする。チヤネルチヤージQcは−Cgp（Vgp−
Vi−Vth）であらわされ、ゲートの立ち下り時間
Tpffが、チヤネル抵抗Rsとホールド用コンデンサ
Csできまる時定数〓sに比べ小さければ、Qcは入
力側と出力側にほぼ等分に分配されると考えるこ
とができる。このとき、チヤネルはきわめて早く
消滅するので、オーバーラツプ容量Cpvを介して
出力側にあらわれるフイードスルー電荷Qpvは−
Cpv・Vgpとなる。以上の考え方に基づき、最終的
なオフセツト電圧Vpsは Vps＝−Cg（Vgp−Vi−Vt）＋2Cpv・Vgp／２（Cs＋Cpv）
……(1) という式であらわすことができる。このとき(1)式
には入力電圧Viの項が含まれており、このサンプ
ルホールド回路の利得は厳密には１にならず、 〓Ｇ＝Cg／２（Cs＋Cpv） ……(2) という利得誤差を生じることがわかる。
ネルチヤージによるものと、ゲート電極とソー
ス，ドレイン間のオーバーラツプ容量を通して生
ずるものに分けて考えることができる。いま、チ
ヤネル部のゲート酸化膜容量をCg、オーバーラ
ツプ容量をCpv、NMOSのチヤネル内の不純物濃
度がほぼ一定とみなしてそのスレツシヨルド電圧
をVthとする。チヤネルチヤージQcは−Cgp（Vgp−
Vi−Vth）であらわされ、ゲートの立ち下り時間
Tpffが、チヤネル抵抗Rsとホールド用コンデンサ
Csできまる時定数〓sに比べ小さければ、Qcは入
力側と出力側にほぼ等分に分配されると考えるこ
とができる。このとき、チヤネルはきわめて早く
消滅するので、オーバーラツプ容量Cpvを介して
出力側にあらわれるフイードスルー電荷Qpvは−
Cpv・Vgpとなる。以上の考え方に基づき、最終的
なオフセツト電圧Vpsは Vps＝−Cg（Vgp−Vi−Vt）＋2Cpv・Vgp／２（Cs＋Cpv）
……(1) という式であらわすことができる。このとき(1)式
には入力電圧Viの項が含まれており、このサンプ
ルホールド回路の利得は厳密には１にならず、 〓Ｇ＝Cg／２（Cs＋Cpv） ……(2) という利得誤差を生じることがわかる。
以上の説明はアナログスイツチにNMOSのト
ランジスタを使用した例を用いたが、PMOSの
トランジスタを用いた場合も、この利得誤差につ
いては同極性であらわれる。したがつて、スイツ
チにCMOSスイツチによつてこの利得誤差をキ
ヤンセルすることは不可能である。式(1)，(2)から
明らかなように、この利得誤差はチヤネルチヤー
ジが出力側に流入することにより発生する。した
がつてサンプルホールド回路より複雑な一般のス
イツチドキヤパシタ回路においても、このチヤネ
ルチヤージによるクロツクフイードスルーは回路
動作時の精度を低下させる要因になる。
ランジスタを使用した例を用いたが、PMOSの
トランジスタを用いた場合も、この利得誤差につ
いては同極性であらわれる。したがつて、スイツ
チにCMOSスイツチによつてこの利得誤差をキ
ヤンセルすることは不可能である。式(1)，(2)から
明らかなように、この利得誤差はチヤネルチヤー
ジが出力側に流入することにより発生する。した
がつてサンプルホールド回路より複雑な一般のス
イツチドキヤパシタ回路においても、このチヤネ
ルチヤージによるクロツクフイードスルーは回路
動作時の精度を低下させる要因になる。
このような問題に対し、例えば昭和59年度，電
子通信学会総合全国大会講演論文集494の、増田
他２名による“CMOSアナログ・スイツチの
FEEDTHROUGH 誤差”で論じられているよ
うに、補償用のアナログスイツチを設ける方法が
良く用いられていた。しかし、この方法でもクロ
ツクフイードスルーによる誤差を、補償しない場
合の数分の１にしか低減できなかつた。
子通信学会総合全国大会講演論文集494の、増田
他２名による“CMOSアナログ・スイツチの
FEEDTHROUGH 誤差”で論じられているよ
うに、補償用のアナログスイツチを設ける方法が
良く用いられていた。しかし、この方法でもクロ
ツクフイードスルーによる誤差を、補償しない場
合の数分の１にしか低減できなかつた。
本発明の目的は、このような誤差をさらに小さ
くおさえ、スイツチドキヤパシタ回路としての演
算精度を一段と向上させるスイツチドキヤパシタ
回路を提供することにある。
くおさえ、スイツチドキヤパシタ回路としての演
算精度を一段と向上させるスイツチドキヤパシタ
回路を提供することにある。
本発明は、上記目的を達成するためMOSトラ
ンジスタのソース・ドレイン間でスレツシヨルド
電圧にある分布をもたせることにより、クロツク
フイードスルーの中でとくに有要な要因であるチ
ヤネルチヤージを制御するものである。すなわ
ち、チヤネルチヤージを、回路動作の精度を低下
させない側、例えばサンプルホールド回路でいえ
ば入力側に流入させるようにしたものである。
ンジスタのソース・ドレイン間でスレツシヨルド
電圧にある分布をもたせることにより、クロツク
フイードスルーの中でとくに有要な要因であるチ
ヤネルチヤージを制御するものである。すなわ
ち、チヤネルチヤージを、回路動作の精度を低下
させない側、例えばサンプルホールド回路でいえ
ば入力側に流入させるようにしたものである。
以下、本発明の一実施例を第３図により説明す
る。
る。
第３図は、従来例で説明したサンプルホールド
回路と同様の構成であり、NMOSトランジスタ
１とホールド用コンデンサ２で構成され、
NMOSトランジスタのスレツシヨルド電圧Vthは
分布をもち出力側が高くなるような接続を行な
う。ゲーート電圧Vgが第２図のように変化する
場合、チヤネルはVthの高い出力側から消滅する。
したがつて先に説明したチヤネルチヤージは、ほ
とんど入力側に流入することになり、ホールド用
コンデンサ２には、オーバーラツプ容量を介した
一定の電荷しか残らない。したがつて、先に述べ
た回路構成上有害な利得誤差はほぼ零になる。本
説明ではアナログスイツチとしてNMOSトラン
ジスタを用いたが、PMOSの場合も、出力側の
チヤネルが早く消滅するようなスレツシヨルド電
圧の分布をもたせることにより同様の効果を得る
ことができ、これらを組み合わせたCMOS構成
も同様である。
回路と同様の構成であり、NMOSトランジスタ
１とホールド用コンデンサ２で構成され、
NMOSトランジスタのスレツシヨルド電圧Vthは
分布をもち出力側が高くなるような接続を行な
う。ゲーート電圧Vgが第２図のように変化する
場合、チヤネルはVthの高い出力側から消滅する。
したがつて先に説明したチヤネルチヤージは、ほ
とんど入力側に流入することになり、ホールド用
コンデンサ２には、オーバーラツプ容量を介した
一定の電荷しか残らない。したがつて、先に述べ
た回路構成上有害な利得誤差はほぼ零になる。本
説明ではアナログスイツチとしてNMOSトラン
ジスタを用いたが、PMOSの場合も、出力側の
チヤネルが早く消滅するようなスレツシヨルド電
圧の分布をもたせることにより同様の効果を得る
ことができ、これらを組み合わせたCMOS構成
も同様である。
次に第２の実施例について、第４図を用いて説
明する。
明する。
第４図は、入力側がストレイフリー構成のスイ
ツチドキヤパシタ回路の例である。ここで３〜６
はNMOSトランジスタ、７〜８は入力および帰
還用のコンデンサ、９は演算増幅器である。ここ
で入力コンデンサの両端の電圧を図のようにV1，
V2とすれば、V1は〓1＝Ｈで入力電圧に、〓1＝
Ｌでグランドレベルに等しくなる。一方のV2は、
〓1＝Ｈでグランドに、〓1＝Ｌで演算増幅器９の
仮想接地入力端子に接続されるので、常にグラン
ドレベルを保持することになる。したがつて、ク
ロツクフイードスルーが問題となるのは主として
３のアナログスイツチであり、ここでは第３図に
示したスイツチを用いて、入力コンデンサ７側の
スレツシヨルド電圧が高くなるような方向に接続
することにより、〓＝Ｈ→Ｌのトランジエツトで
そのチヤネルチヤージがコンデンサ７に流入しな
いような構成をとつている。
ツチドキヤパシタ回路の例である。ここで３〜６
はNMOSトランジスタ、７〜８は入力および帰
還用のコンデンサ、９は演算増幅器である。ここ
で入力コンデンサの両端の電圧を図のようにV1，
V2とすれば、V1は〓1＝Ｈで入力電圧に、〓1＝
Ｌでグランドレベルに等しくなる。一方のV2は、
〓1＝Ｈでグランドに、〓1＝Ｌで演算増幅器９の
仮想接地入力端子に接続されるので、常にグラン
ドレベルを保持することになる。したがつて、ク
ロツクフイードスルーが問題となるのは主として
３のアナログスイツチであり、ここでは第３図に
示したスイツチを用いて、入力コンデンサ７側の
スレツシヨルド電圧が高くなるような方向に接続
することにより、〓＝Ｈ→Ｌのトランジエツトで
そのチヤネルチヤージがコンデンサ７に流入しな
いような構成をとつている。
以上の説明はNMOSトランジスタの例で示し
たが、PMOSあるいはCMOSを用いても同様の
効果が得られることは明らかである。
たが、PMOSあるいはCMOSを用いても同様の
効果が得られることは明らかである。
このような考え方は、一般のスイツチドキヤパ
シタ回路に広く適用することができる。すなわ
ち、電位変動がる端子をもつコンデンサに接続す
るアナログスイツチであり、変動する電位との間
がオフになつた後信号を読み出すスイツチにおい
て、コンデンサ側のチヤネルが早く消滅するよう
にスレツシヨルド電圧の分布をもたせることによ
り、トランジスタのチヤネルチヤージの影響を除
去することができる。
シタ回路に広く適用することができる。すなわ
ち、電位変動がる端子をもつコンデンサに接続す
るアナログスイツチであり、変動する電位との間
がオフになつた後信号を読み出すスイツチにおい
て、コンデンサ側のチヤネルが早く消滅するよう
にスレツシヨルド電圧の分布をもたせることによ
り、トランジスタのチヤネルチヤージの影響を除
去することができる。
スレツシヨルド電圧に第３図に示すようは分布
をもたせる手段には、たとえば (1) （DSA等の）二重拡散法 (2) インプラ量をチヤネル方向に変化させる方法 (3) 酸化膜圧にテーパを持たせる方法 (4) 酸化膜圧に段差を持たせる方法。（たとえば、
２電極CCDの１層目ゲートと２層目ゲートを
１組のトランジスタとして用いる。） (5) ゲート電極のポテンシヤルにテーパを持たせ
る方法。
をもたせる手段には、たとえば (1) （DSA等の）二重拡散法 (2) インプラ量をチヤネル方向に変化させる方法 (3) 酸化膜圧にテーパを持たせる方法 (4) 酸化膜圧に段差を持たせる方法。（たとえば、
２電極CCDの１層目ゲートと２層目ゲートを
１組のトランジスタとして用いる。） (5) ゲート電極のポテンシヤルにテーパを持たせ
る方法。
(6) ゲート電極下の基板電位又はウエル電位にテ
ーパを持たせる方法 がある。
ーパを持たせる方法 がある。
本発明によれば、スイツチドキヤパシタ回路に
おいて、スイツチに用いるトランジスタのチヤネ
ルチヤージの影響を除去ないしは軽減することが
可能になり、動作時の演算精度を向上させること
ができる。また補償スイツチを用いる方法に比べ
て、チツプ面積が少なくて済むという利点があ
る。
おいて、スイツチに用いるトランジスタのチヤネ
ルチヤージの影響を除去ないしは軽減することが
可能になり、動作時の演算精度を向上させること
ができる。また補償スイツチを用いる方法に比べ
て、チツプ面積が少なくて済むという利点があ
る。
第１図は、スイツチにNMOSトランジスタを
用いたサンプルホールド回路、第２図は、そのゲ
ート電極に加えられる制御用クロツクの波形図、
第３図は、スレツシヨルド電圧に分布をもつ
NMOSのトランジスタを使用したサンプルホー
ルド回路、第４図は、同じトランジスタを用いて
精度向上を画いたスイツチドキヤパシタ回路であ
る。 １……NMOSスイツチ、２……ホールド用コ
ンデンサ、３〜６……NMOSスイツチ、７……
入力用コンデンサ、８……帰還用コンデンサ、９
……演算増幅器。
用いたサンプルホールド回路、第２図は、そのゲ
ート電極に加えられる制御用クロツクの波形図、
第３図は、スレツシヨルド電圧に分布をもつ
NMOSのトランジスタを使用したサンプルホー
ルド回路、第４図は、同じトランジスタを用いて
精度向上を画いたスイツチドキヤパシタ回路であ
る。 １……NMOSスイツチ、２……ホールド用コ
ンデンサ、３〜６……NMOSスイツチ、７……
入力用コンデンサ、８……帰還用コンデンサ、９
……演算増幅器。
Claims (1)
- １ コンデンサとこれに接続するアナログスイツ
チとしてMOSトランジスタが用いられたスイツ
チドキヤパシタ回路であつて、前記トランジスタ
のしきい値電圧がソース，ドレイン間で分布をも
ち、コンデンサに接続する側のしきい値電圧が高
くなるように接続されたことを特徴とするスイツ
チドキヤパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139005A JPS6119161A (ja) | 1984-07-06 | 1984-07-06 | スイツチドキヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139005A JPS6119161A (ja) | 1984-07-06 | 1984-07-06 | スイツチドキヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6119161A JPS6119161A (ja) | 1986-01-28 |
| JPH0528006B2 true JPH0528006B2 (ja) | 1993-04-23 |
Family
ID=15235253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139005A Granted JPS6119161A (ja) | 1984-07-06 | 1984-07-06 | スイツチドキヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119161A (ja) |
-
1984
- 1984-07-06 JP JP59139005A patent/JPS6119161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6119161A (ja) | 1986-01-28 |
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