JPS62166606A - 電子増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １擢水！ 本発明は電子増幅器、より具体的には、高精度用途のた
めの電界効果形トランジスタ技術にて実現されるトラン
スコンダクタンス回路に関する。

発明の背景 トランスコンダクタンス回路は信号入力電圧を信号出力
電流に変換する機能を持つ。この機能は、幾つかの用途
においては、単一のデバイス、例えば、単一の抵抗体あ
るいはＭＯＳＦＥＴ　（金属酸化物半導体電界効果形ト
ランジスタ）によって遂行されるが、可聴レンジ以上の
周波数を持つ信号に対して比較的に高い精度が要求され
る用途においては、通常、非線形性、位相ラグ、トラン
ジスタの熱ノイズ、および他のソース、例えば、供給電
圧ノードからのノイズに起因する出力の劣化を防止ある
いは少なくするためにより複雑なトランスコンダクタン
ス　ネットワークが使用される。電気通信の受信および
その他の装置は１通常、集積回路可調能動フィルタ、例
えば、バイクオツド　バターワース　フィルタを含むが
、これはその伝達関数をセットするために加えられた電
圧あるいは電流によって継続的に制御が可能な比較的に
高精度で高バンドのトランスコンダクタンス　ネットワ
ークに依存する。比較的に高い信号周波数の所で高度の
線形性および位相ラグを示すトランスコンダクタンス　
ネットワークが必要とされる。

１訓１１」！ 本発明によるトランスコンダクタンス　ネットワークは
トリオード　モードにて動作するペアのＭＯＳＦＥＴの
ゲートの所に信号入力ポートを持つ。トリオード　モー
ドのＭＯ８ＦＥＴペアの出力電流は差分信号として処理
するためにカスコード　トランジスタに送られる。　こ
の適切に負荷されたカスコードトランジスタ　ペアの差
分出力はトリオードトランジスタのゲートに加えられる
入力信号に対して高度の線形性を持つ。ペアのトリオー
ド　モード入力トランジスタおよびこれらと関連するカ
スコード　トランジスタは相補的に構成され、これによ
って可聴周波数以上の周波数においても共通モードの抑
制に優れ、高精度で、また差分ネットワークとして高度
に線形のトランスコンダクタンス　ネットワークが達成
される。このネットワークは上のトリオード　モード　
トランジスタとマツチするトランジスタ構造から形成さ
れる交差接続されたセットの補正キャパシタを含む。

毘鮭星腹匪 図示する如く相補ペアのトリオード　モードの信号入力
トランジスタと補正トランジスタが非常に広い入力信号
電圧レンジおよび広いバンド幅を持つ差分回路構成に接
続される。

位相ラグが他の入力トランジスタ内のミラー効果に起因
する高周波数信号の損失を間接的ではあるが正確に補正
する交差結合されたトリオード　モード　キャパシタ　
トランジスタによって小さく抑えられる。

本発明の実施態様の一例として図面に示されるトランス
コンダクタンス回路１０はトランスコンダクタンス　ネ
ットワーク１２およびバイアス　ネットワーク１４を持
つ。トランスコンダクタンス　ネットワーク１２は全差
分および広バンドである。つまり、これは２つの入力信
号を受信するが、これらの差が入力信号の大きさを表わ
し、同様に、この出力電流は差信号を構成する。増幅器
１ｏの全てのトランジスタはエンハンスメント　モード
　タイプのＭＯＳ　（金属酸化物半導体）デバイスであ
る。トランジスタの導電タイプ、ＰあるいはＮとは、そ
の導電チャネルの導電タイプを指す。トランジスタの寸
法は、導電チャネルの幅Ｗおよび長さしを指し、通常、
これらはＷ／Ｌ比によって与えられる。これらトランジ
スタの接続はその導電経路、つまり、ソースおよびドレ
イン導電チャネルの接続を指す。回路１ｏは相補（ＣＭ
ＯＳ）回路であり、従って、図面中に制御電極あるいは
ゲートを指す太い接続矢印によって同定されるＮ−タイ
プのチャネル導電性デバイス、および図面中にゲートか
ら離れる方向を指す太い矢印によって同定されるＰ−タ
イプのチャネル導゛市性デバイスの両方を持つ。トラン
ジスタのバルク領域の接続は、当業者においては周知で
あるため示されない。

トランスコンダクタンス回路１２の第１の正のり、Ｃ，
（直流）信号ブランチはＰ−タイプの入力トランジスタ
１６．Ｐ−タイプのカスコード　トランジスタ１８、Ｎ
−タイプのカスコード　トランジスタ２０、およびＮタ
イプの入力トランジスタ２２によって形成されるが、こ
れら全てはそれぞれ縦に電圧ｖＤＤを持つ正の供給電圧
レール２４と電圧ｖ８８を持つ負の供給電圧レール２６
の間に接続される。入力トランジスタ１６．２２のゲー
トは一緒に正の入力端子２８に接続される。カスコード
　トランジスタ１８．２０の共通ノードは負の出力端子
３０に接続される。

トランスコンダクタンスネットワーク１２の第２の負の
り、Ｃ，信号ブランチはＰ−タイプの入力トランジスタ
３２、Ｐ−タイプのカスコード　トランジスタ３４．Ｎ
−タイプのカスコード　トランジスタ３６、およびＮ−
タイプの入力トランジスタ３８によって形成されるが、
これらは全てそれぞれ縦に正の供給電圧レール２４と負
の供給電圧レール２６の間に接続される。入力トランジ
スタ３２゜３８のゲートは一緒に負の入力端子４０に接
続される。カスコード　トランジスタ３４゜３６の共通
ノードは正の出力端子４２に接続される。

バイアス　ネットワーク１４はスタックの２つのＰ−タ
イプのトランジスタ４４．４６および３つのＮ−タイプ
のトランジスタ４８゜５０．５２を含むが、これらは縦
に正の供給電圧レール２４と負の供給電圧レール２６の
間に接続される。第１のトランジスタ４４のケートはｖ
ＤＤとｖｓｓの平均で、アースに近い値の基準電圧Ｖ。

ＭＳ　に接続される。これはこのタイプの差分構造にお
ける入力共通モードおよび供給電圧の除去に優れた効果
を示す。

第２のトランジスタ４６のゲートはそのドレインおよび
トランスコンダクタンス　ネットワーク１２のＰ−タイ
プのカスコード　トランジスタ１８．３４の両方のゲー
トに接続される。第４のトランジスタ５０のゲートはそ
のトレインおよびトランスコンダクタンス　ネットワー
ク１２のＮ−タイプのカスコード　トランジスタ２０．
３６のゲートに接続される。

第５のトランジスタ５２のゲートは基準電圧ＶＣＭＳ　
に接続されるが、これは供給電圧レール２４．２６の間
に接続された単純な抵抗デバイダによって得ることがで
きる。このバイアス構成は、出力ノードを通過する事実
上全ての電流が信号伝送トランジスタによってここに導
入されるという条件の下で比較的低レベルの差分出力ノ
イズを生成する。

もう１つのスタックの３つのＮ−タイプのトランジスタ
５４，５６．５８がそれぞれ縦に制御ノード６０と負の
供給電圧レール２６の間に接続される。第１のトランジ
スタ５４のゲー１−はそのドレインおよびトランジスタ
４８のゲートに接続される。第２のトランジスタ５６の
ゲートはそのドレインに接続され、そして第３のトラン
ジスタのゲートは基準電圧Ｖ　　に接続される。オプシ
ョンとして、ＭＳ トランジスタ５０および５６のドレインを互いに接続、
　および／あるいは　トランジスタ５２および５８のド
レインを互いに接続することもできる。

Ｐ−タイプのペアの補正キャパシタ　トランジスタ６２
および６４が正の信号ブランチと負の信号ブランチの間
に制御されるが、これらデバイスの寸法は、それぞれト
ランジスタ１６および３２の寸法と同一にされる。トラ
ンジスタ６２のゲートはノード２８に接続され、ドレイ
ンおよびソースの両方はトランジスタ３２および３４の
共通ポイントに接続される。トランジスタ６４のゲート
はノード４０に接続され、そのドレインおよびソースは
トランジスタ１６および１８の共通ポイントに接続され
る。Ｎ−タイプのペアの補正キャパシタ　トランジスタ
６６および６８が正の信号ブランチと負の信号ブランチ
の間に接続されるが、これらデバイスの寸法はそれぞれ
トランジスタ２２および３８の寸法と同一にされる。ト
ランジスタ６６のゲートはノード２８に接続され、ドレ
インおよびソースは両方ともトランジスタ３６および３
８の共通ポイントに接続される。トランジスタ６８のゲ
ートはノード４０に接続され、そのドレインおよびソー
スは両方ともトランジスタ２０および２２の共通ポイン
トに接続される。最も正確で信頼性の高い周波数補正は
トランジスタ１６および３２がそれぞれ並列の２つの同
一ユニットで形成され、トランジスタ６２および６４の
各々がこれらユニットと同一であるときに達成される。

トランジスタ６２あるいは６４のゲート　ソースおよび
ゲート　ドレイン　キャパシタンスの総和が同様にバイ
アスされるトランジスタ１６あるいは３２のゲート　ド
レイン　キャパシタンスが信号伝送に与える影響をきっ
ちりと相殺する。同様のことがＮ−タイプ　トランジス
タ２２，６６゜３８、および６８の間の関係についても
いえる。

トランスコンダクタンスネットワーク１２内において、
正の信号ブランチのトランジスタ１６，１８．２０およ
び２２のデバイスの寸法は、負の信号ブランチの対応す
るトランジスタ３２，３４，３６．および３８のデバイ
スの寸法に等しい。バイアス　ネットワークのトランジ
スタ４４，４６，５０．および５２のデバイス寸法は必
ずしも同一ではないが、それぞれ負の信号ブランチの対
応するトランジスタ３２，３４．３６および３８のデバ
イス寸法に比例する。同様に、バイアスネットワーク１
４のトランジスタ５４，５６゜および５８のデバイス寸
法は、それぞれ対応するトランジスタ４８，５０．およ
び５２に比例する。

回路１０の動作において、制御電流Ｉｃが制御ブランチ
の３つのトランジスタ５４，５６゜および５８に流され
る。トランジスタ４８および５４の共通ゲート接続、お
よびこれらの下のトランジスタ　スタックがマツチされ
ていることから、トランジスタ４８は電流ミラーとして
機能し、バイアスネットワーク１４のトランジスタ　ス
タック４４，４６，４８゜５０．５２内に比例する電流
を生成する。電圧供給レール２４．２６に隣接するトラ
ンジスタ４４，５２．および５８はトリオード　モード
にて動作する。ＭＯＳデバイスのトリオード　モードは
ゲート　ソース電圧がいき値電圧を越える量だけ低いド
レイン　ソース電圧が存在する場合に起こるモードの動
作である。このモードの動作においては、ドレインとソ
ースの間に加えられる終端インピーダンスが十分に低い
場合にはゲート電圧の比較的に広い範囲において高度の
線形出力電流応答を示す。所望のドレイン　ソース　バ
イアス電圧は、ここで基本的に電圧デバイダとして機能
する制御ブランチ内の導電チャネルの抵抗を相対的に正
しく選択することによって達成される。つまり、トリオ
ード　モード　トランジスタ４４．５２はそれぞれこれ
と関連するカスコード　トランジスタ４６．５０に対し
て低い幅長さ比の導電チャネルを持つ。

Ｐ−タイプ　カスコード　トランジスタ１８゜３４およ
びダイオード接続トランジスタ４６の共通ゲート接続お
よびＮ−タイプ　カスコード　トランジスタ２０．３０
およびダイオード接続トランジスタ５０の共通ゲート接
続はトランスコンダクタンスネットワーク１２の負およ
び正の信号ブランチ内に同一のバイアス電流を生成し、
入力トランジスタ１６゜３２．２２および３８は全てト
リオード　モードにて動作する。次に、これらの出力電
流が対応する関連するカスコード　トランジスタ１８，
３４．２０および３６によって伝送される。

入力トランジスタ１６，２２，３２．および３８が１〜
リオード　モードにて動作するため、回路１４の入力信
号に対する差分応答は高度に線形となる。入力デバイス
は、これらの線形性のために存在し、利得のために使用
されるのではない。電圧利得はこれらと関連するカスコ
ード　トランジスタによって提供される。これらは同時
に入力トランジスタをトリオード　モードにするのに使
用される。

トランジスタ５０および５６、並びに２０および３６は
比較的に広チャネル　デバイスであるため、制御および
バイアス電流が十分に小さな場合、いき値電圧より少し
高いのみである。トランジスタ２２，３８，５２および
５８はこれよりかなり大きなゲート　ソース電圧を持つ
ため、　これと同一の電流は、　これらのトランスコン
ダクタンスが、ドレインソース電圧が低くなり、これら
がトリオートモードとなって落ちたときにのみ流れる。

これはこれらトリオード　モード　デバイスの幅長さ比
がこれより小さな場合でもいえる。

増幅ネットワーク１２の補間的対称性および供給共通モ
ード電圧Ｖ。Ｍ８を基準電圧として加えることによって
、出力電流内の入力共通モード信号の抑制が非常に効果
的に達成される。他の回路と同様に、出力共通モード電
圧および／あるいは電流を同様に抑制することが必要で
ある。−例としての回路においては、これは出力ノード
を演算増幅器の加算ノードに接続し、またこれらノード
に抵抗を加えることによって達成される。出力共通モー
ドを抑制するための他の方法も可能である。これと関連
して重要なことは、Ｎ−タイプのトランジスタの導電率
をＰ−タイプの対応するトランジスタの導電率とほぼ同
一とすることである。これは、移動度の差を補正するた
めにＰ−タイプチャネルの幅長さ比を約２．５から３倍
にすることを意味する。

入力ノード２８と出力ノード３０の間のトランスコンダ
クタンスはＰ−タイプおよびＮ−タイプ　チャネルの入
力トランジスタのトランスコンダクタンスの総和から関
連するカスコード　トランジスタの負荷効果を引いたも
のに等しい。高周波数においては、入力トランジスタの
ゲート　ドレイン　キャパシタンスは、反対の符号を持
つ経路の所望の伝送経路をバイパスすることに起因して
、トランスコンダクタンスの位相角度を落す傾向を持つ
。これは差分出力電流に対して、他の出力ブランチ内の
ポイントに延びるトランジスタキャパシタを提供するこ
とによって完全に補正することができる。これらトラン
ジスタは、好ましくは、図示されるごとく、ドレインと
ソースが互いに短絡接続され、これらゲートドレイン電
圧が補正されるトランジスタのゲート　ドレイン電圧と
一致するようにされる。

この補正構成は０Ｍ０８回路の処理パラメータの通常の
変動による影響を受けない。正の出力ブランチに関して
も同様である。

”ＣＭＳ　を生成するための１つの有効な方法として、
同一の抵抗を持つ重圧デバイダが供給電圧ノード２４，
２６の間に置かれる。出力ノード３０，４２の所の共通
モードＤ、Ｃ。

電圧オフセットは負荷がキャパシタンスのみである場合
でもほぼ信号アース電位の小さな幅に制限できる。これ
は、これらノードとアース電位との間に回路１０のＰ−
チャネルとＮ−チャネルの部分の必然的な小さな不均衡
を処理するのに十分な約１メガオームの抵抗を与える適
当なネットワークを加えることによって達成される。

非理想積分器と縦に接続されたトランスコンダクタンス
回路を持つフィルタ回路内での積分器の過多の位相ラグ
は、それぞれ入力ノード２８と４０および同相出力ノー
ド４２と３０の間に置かれた小さな追加のキャパシタに
よってかなりの程度まで補正することができる。この場
合、正しい補正には、これら追加のキャパシタが積分器
回路内に使用されるキャパシタと同一のタイプであるこ
とが必要である。

【図面の簡単な説明】

図面は本発明の一例としてのＭＯ８ＦＥＴトランスコン
ダクタンス回路の略図を示す。 ［主要部分の符号の説明］

Claims (1)

1. 【特許請求の範囲】 １、電界効果形トランジスタトランスコンダクタンス差
   分増幅器において、該増幅器が、 第１の信号ブランチ、第２の信号ブランチ、およびバイ
   アス手段を含み、 該第１の信号ブランチがソースが第１の極性の供給電圧
   ノードに接続された第１の導電タイプの入力トランジス
   タ、およびソースが該入力トランジスタのドレインに接
   続されドレインが第１の信号出力ノードを形成する第１
   の導電タイプのカスコードトランジスタを含み、該入力
   トランジスタのゲートが第１の信号入力ノードを形成し
   ； 該第２の信号ブランチが補正キャパシタを通じて結合さ
   れるがその他は第１の信号ブランチから隔離され、ソー
   スが該第１の極性の供給電圧ノードに接続された第１の
   導電タイプの入力トランジスタおよびソースが該入力ト
   ランジスタのドレインに接続されドレインが第２の信号
   出力ノードを形成する第１の導電タイプのカスコードト
   ランジスタを含み、該入力トランジスタのゲートが第２
   の信号入力ノードを形成し、該第１および第２の入力ノ
   ードが差分入力ポートを形成し； 該バイアス手段が該第１および第２の信号ブランチ内に
   そのブランチのカスコードトランジスタが飽和モードに
   て動作し、一方、それに接続された入力トランジスタが
   トリオートモードにて動作するようなバイアス電流を生
   成することを特徴とする電子増幅器。 ２、特許請求の範囲第１項に記載の増幅器において、 該第１のブランチがさらにソースが第２の極性の供給電
   圧ノードに接続された第２の導電タイプの相補入力トラ
   ンジスタ；および ソースが該相補入力トランジスタのドレインに接続され
   、ドレインが該第１の極性の信号出力ノードに接続され
   た第２の導電タイプの相補カスコードトランジスタを含
   み、 該相補入力トランジスタのゲートが該第１の導電タイプ
   の入力トランジスタのゲートに接続され； 該第２のブランチがさらに第２の導電タイプの相補入力
   トランジスタ、第２の導電タイプの相補カスコードトラ
   ンジスタ、およびバイアス手段を含み、 該第２の導電タイプの相補入力トランジスタのソースが
   第２の極性の供給電圧ノードに接続され、該第２の導電
   タイプのカスコードトランジスタのソースが該相補入力
   トランジスタのドレインに接続され、該カスコードトラ
   ンジスタのドレインが該第２の信号出力ノードに接続さ
   れ、該相補入力トランジスタのゲートが該第１の導電タ
   イプの入力トランジスタのゲートに接続され； 該バイアス手段が該カスコードトランジスタが飽和モー
   ドにて動作し、該第２の導電タイプの入力トランジスタ
   がトリオートモードにて動作するようなバイアス電流を
   生成することを特徴とする電子増幅器。 ３、特許請求の範囲第２項に記載の増幅器において、該
   バイアス手段が第１の極性の供給電圧と第２の極性の供
   給電圧の間に接続された第１の導電タイプの第１、第２
   および第３のトランジスタ、および第２の導電タイプの
   第１および第２のトランジスタを含み、 該第２の導電タイプの該第２のトランジスタのゲートが
   １つの基準電圧に接続され、 該第２の導電タイプの該第１のトランジスタのゲートが
   そのドレインおよび該第１および第２の信号ブランチの
   該相補カスコードトランジスタのゲートに接続され、 該第１の導電タイプの該第３のトランジスタのゲートが
   該第１および第２の供給電圧の平均に等しい制御電圧ノ
   ードに接続され、 該第１の導電タイプの該第２のトランジスタのゲートが
   そのドレインおよび該第１および第２の信号ブランチの
   該カスコードトランジスタのゲートに接続され、そして 該第１の導電タイプの該第１のトランジスタのゲートが
   該基準電圧に接続されることを特徴とする電子増幅器。 ４、特許請求の範囲第３項に記載の増幅器において、該
   バイアス手段がさらに第２のバイアスブランチを含み、
   該ブランチが該第１の極性の供給電圧ノードと該制御電
   圧ノードの間にそれぞれ直列に接続された第１の導電タ
   イプの第１、第２、および第３のトランジスタを含み、 該第１のトランジスタのゲートが該基準電圧に接続され
   、 該第２のトランジスタのゲートがそのソースに接続され
   、そして 該第３のトランジスタのゲートがそのドレインおよび該
   第１のバイアスブランチの該第１の導電タイプの該第３
   のトランジスタのゲートに接続されることを特徴とする
   電子増幅器。 ５、特許請求の範囲第４項に記載の増幅器において、 個々の信号ブランチおよびバイアスブランチ内のトラン
   ジスタが他のブランチ内の供給電圧ノードに対して同一
   デバイス位置に存在する対応するトランジスタと同一の
   モードにて動作し、また同一のデバイス寸法を持つこと
   を特徴とする電子増幅器。