JPH0528007B2 - - Google Patents

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JPH0528007B2
JPH0528007B2 JP59130194A JP13019484A JPH0528007B2 JP H0528007 B2 JPH0528007 B2 JP H0528007B2 JP 59130194 A JP59130194 A JP 59130194A JP 13019484 A JP13019484 A JP 13019484A JP H0528007 B2 JPH0528007 B2 JP H0528007B2
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JP
Japan
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gate
output signal
input
stage
gates
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JP59130194A
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Rotsushii Maaru
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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Publication date
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Publication of JPH0528007B2 publication Critical patent/JPH0528007B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the primary-secondary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the primary-secondary type

Description

【発明の詳細な説明】 技術分野 本発明は、ギガヘルツＧHz帯の周波数領域にお
ける制御信号用の単一入力ならびにBFL論理の
２つの相補出力Ｑおよびを含むマスター スレ
ーブ フリツプ フロツプ形式の集積化した２分
周回路に関するものである。
従来技術 ガリウム砒素（砒化ガリウム）の物理・化学的
特性はギガヘルツ帯周波数領域またはきわめて高
い速度で作動する集積回路の製造を可能にした。
このような技術は、例えば、“固体回路に関する
IEEEジヤーナル（IEEE Journal of Solid
State Circuits）”Vol.SC17.1982年６月号、No.
3569〜584ページに掲載のジー・ニユージラツト
（G.Nuzillat）ほかによる論文に記載されており、
活性Ｎ形層上に形成した活性素子金属シヨツトキ
ー電界効果トランジスタ（MESFET）として使
用されている。インバータ機能は、例えば、その
ゲート電極とソースを短絡し、該ゲート・ソース
接続をインバータトランジスタのドレインに接続
し、負荷トランジスタのドレインをVDDで示すD.
C電源に接続して、該インバータトランジスタの
ゲート電極に信号入力を供給し、このトランジス
タのドレインから出力信号を抽出するトランジス
タのように、活性状態を可とする負荷を有する共
通ソーストランジスタ（ソース接地形トランジス
タ）により形成される。
ピンチオフ電圧が、 VT＜０ であるようなインバータトランジスタとして空乏
形MESFETトランジスタ（DMESFET）を選定
した場合、インバータゲートの出力は他方のゲー
トの入力と互換性がない。この場合には、通常、
インピーダンス整合およびホロワ手段として作動
する共通ドレイントランジスタ（ドレインD.C電
源VDDに接続した形状のトランジスタ）により形
成したレベルトランスレータ段を使用する必要が
ある。レベルトランスレーシヨンは、そのゲート
電極とソースを短絡して大地電位と異なるＤ，Ｃ
電圧Vssに接続した補助電界効果トランジスタに
より形成された電流源により極性を与るようにし
たダイオードにより実施する。したがつて、信号
出力は前記ダイオードに接続した電界効果トラン
ジスタのドレインに導出される。
完全なインバータは前段または後段にレベルト
ランスレータ段を配置するようにしたインバータ
段により形成するを可とする。後段にレベルトラ
ンスレータ段を配置したDMESFETインバータ
段を使用することを表すため、“BFL”論理（バ
ツフアドFET論理）”なる呼び名が使用されてい
る。
BFL論理においては、NOR機能およびNAND
機能の形成を可能にする形状は、レベルトランス
レータ段を使用する必要がある場合には、MOS
（金属酸化物半導体）論理において使われる機能
と同様である。
また、このようなBFL論理においては、OR機
能は２つのインバータのトランスレータ段のダイ
オードを共通に接続することにより形成でき、し
たがたつて、信号の伝搬時間を増やすことなしに
ワイヤドOR機能を形成させることができること
をも銘記すべきである。
ここで重要なことは、トランスレータ段のゲー
ト電極上の電荷と同量の電荷をこのトランジスタ
のチヤネルを介して後段のトランジスタのゲート
電極に転送させるのに必要な最少時間周期である
伝搬遅延時間Tpdを定めることである。
また、ガリウム砒素回路に関しては、インバー
タトランジスタをエンリツチメント形（ピンチオ
フ電圧VT＞０）としたゲートを使用することが
知られている。その場合には、各ゲートは次段の
ゲートと互換性がある。この形式の論理はDFCL
（直接結合FET論理）と呼ばれている。また、前
段にトランスレータ段を配置したイインバータ段
の形状のゲートを使用する論理は、SDFL（シヨ
ツトキーダイオードFET論理）あるいはFEL（ホ
ロワFET論理）と呼ばれている。
ここ数年にわたりなされた調査の結果、
MESFETを用いた種々の形式の論理を比較した
場合は、論理BFL−２ダイオード（トランスレ
ータ段に２つのダイオードを含む場合）によると
き最も短い伝搬遅延時間が得られることが確認さ
れている。また、他方において、トランジスタが
厚い層（約２・1017cm-3のＮ形ドーピングに対し
150nmまたは0.150〓ｍ）を含むこのBFL論理は
そのスピードが早いだけでなく、容易に実現可能
である。
以上のことを考慮した場合、ギガヘルツＧHz帯
の周波数領域におけるマスタースレーブＴ形フリ
ツプフロツプの２分周回路を形成させるために
は、次の３つの条件が満足されなければならない
ことが分る。
(1) 回路は、容易に実現可能な技術の採用と製造
価格の低廉化をもたらしうるよう、数百万個の
オーダーで大量に製造するものでなければなら
ない。
(2) 回路はギガヘルツＧHz帯すなわち5GHzのオ
ーダーの周波数領域で作動するものでなければ
ならない。
(3) ゲートには、マスター スレーブ フリツプ
フロツプを分圧器として作動させることを可
能にするための周期と同程度の大きさの伝搬遅
延時間をもたせなけれならない。
上述の調査結果からいえることは、前記の課せら
れた３つの条件はガリウム砒素Ｔ形マスター ス
レーブ フリツプ フロツプ回路をBFL論理で
形成することにより満足させることができるとい
うことである。
しかしながら、前述の論文に記載されている既
知のマスター スレーブ フリツプ フロップ回
路をただ単純に置き換えただけでは、この形式の
論理のスピードの恩恵が失われるという問題が生
じ、さらに、機能しない不安定な回路のみしか得
られないという危険性がある。実際には、このよ
うなフリツプフロツプのスピードは常に不安定さ
と同意語である。
また、前述の論文には、常にNORゲートおよ
びNANDゲートだけを使用した回路につき記述
されているが、BFL論理においては、次の理由
によりNANDゲートを使用することはできない。
すなわち、NANDゲートは２つの不等価入力を
表す２つの直列トランジスタにより形成されるこ
とによる。BFL論理における4Vの標準電源電圧
を使用する場合は、共通ソース配置として接続し
た２つのトランジスタの１つは、そのゲート上
に、これら２つのトランジスタ間の接続部に少な
くとも0.2Vの電圧を含む0.5Vないし−5V間で変
化する電圧を受電する。したがつて、第２トラン
ジスタのソースとゲート電極間には、0.2Vの電
圧のみがあらわれ、かくして、論理レベル“１”
の顕著な劣化をもたらすことになる。
発明の開示 本発明の目的は上述の諸問題を解決したＴ形フ
リツプフロツプ回路により形成した２分周回路を
提供しようとするものである。
これがため、本発明２分周回路によるときは、
“マスター”段を２つのNORゲートG1，G2によ
り形成し、第1NORゲートG1の入力に制御信号
Ｈおよび第１帰還出力信号を、第2NORゲート
G2の入力に制御信号Ｈおよび第２帰還出力信号
Ｑを供給するようにするとともに、“スレーブ”
段を４つのNORゲートG3，G4，G5およびG6によ
り形成し、その第1NORゲートG3の入力に該マ
スター段の第1NORゲートG1の出力信号E1およ
び第１帰還出力信号を、第2NORゲートG4に
第１帰還出力信号および制御信号Ｈを、第
3NORゲートG5の入力に制御信号Ｈおよび第２
帰還出力信号Ｑを、また、第4NORゲートG6の
入力に該マスター段の第2NORゲートG2の出力
信号E2および第２帰還出力信号Ｑを供給するよ
うにし、前者の２つのNORゲート（G3および
G4）の出力をワイヤドORゲートG7の形状に相互
接続して第２出力信号Ｑを導出させるようにし、
後者の２つのNORゲート（G5およびG6）の出力
をワイヤドORゲートG3の形状に相互接続して第
１出力信号を導出させるよう形成したことを特
徴とする。
かくして、本発明によるときは、ガリウム砒素
基板上にBFL論理で集積化し、かつ、すべて
NORゲートにより形成した２分周回路を実現す
ることができる。また、本発明２分周回路の他の
実施例によるときは、マスター段G1，G2におけ
る転移時間〓1と、スレーブ段の第１および第
2NORゲートG3，C4における転移時間〓3と、ス
レーブ段の第３および第4NORゲートG5，G6に
おける転移時間〓4との間に、次の不等式、〓1≧
（〓3＋〓4）が成立するよう各トランジスタを調
和させるようにしたことを特徴とする。
本発明２分周回路によるときは、全体の伝搬遅
延時間をさらに短縮でき、ギガヘルツＧHz帯周波
数領域において少ない電力消費で、安定な作動を
確保することができる。
実施例 以下図面により本発明を説明する。
第１図から分るように、本発明回路は２つの
段、すなわち、マスター段およびスレーブ段によ
り形成する。マスター段は２つのNORゲートG1
およびG2を含み、スレーブ段は４つのNORゲー
トG3，G4，G5，G6ならびにワイヤド（配線式）
ORゲートG7およびG8を含む。この場合、後者の
ゲートG7およびG8は補足的転移時間を有しない。
マスター段のゲートG1およびG2の各々の一方の
入力には制御信号Ｈを供給する。また、スレーブ
段の各ゲートG4およびG5の一方の入力にも制御
信号Ｈを供給し、これらのゲートG4およびG5に
特定の機能をもたせる。
また、マスター段はメモリ作用を有せず、ワイ
ヤドORゲートG7およびG8の出力Ｑおよびはそ
れぞれゲートG2およびG1の第２入力を形成する。
ここで、〓1はゲートG1またはG2における転移
（トランジツト）時間を表す。
これに対して、スレーブ段はメモリ作用を有
し、ゲートG3およびG4の短絡出力E3およびE4は
第２出力信号Ｑを形成する。前記出力信号Ｑはゲ
ートG5およびG6の入力の１つに帰還させる。同
様に、ゲートG5およびG6の短絡出力E5およびE6
は第１出力信号（Ｑの補数）を形成する。前記
出力信号はゲートG3およびG4の入力の１つに
帰還させる。また、ゲートG3およびG5の第２入
力をそれぞれゲートG1およびG2の出力E1および
E2に接続する。さらに、ゲートG3またはG4にお
ける転移時間を〓3で表示し、ゲートG5またはG6
における転移時間を〓4で表示する。
第３図から明らかなように、制御信号Ｈが高レ
ベル（Ｈ＝１）のとき、出力E1＝E2＝０である。
これは、出力E3＝１，E4＝０したがつてＱ＝１
であること、ならびに出力E5＝E6＝０したがつ
て＝０であることを意味する。信号Ｈが１から
０に変化したときは、始めにＱ＝１で＝０と仮
定した場合、E1は時間周期〓1後に１となり、E2
は０状態を保持する。また、他の信号は同じ状態
を保持し、マスター段のみが活性状態となる。信
号Ｈが転移してから時間周期〓1経過した後、情
報はスレーブ段にあらわれる。
信号Ｈが０から１に変化したときは、情報E1
＝１が、信号Ｈ＝１および前の情報Ｑ＝１，＝
０とともにスレーブ段にあらわれる唯一の情報
で、その結果、信号Ｈのこの転移から時間周期〓
３経過後には、E3＝０，E4＝０およびＱ＝０とな
る。したがつて、再びＱ＝０にすることにより、
ゲートG5およびG6の出力E5＝０，E6＝１を得、
Ｑ＝１を得ることを保証するためには、他の補足
的時間周期〓4を必要とするが、この作動は、信
号Ｈの０から１への転移により生成される情報
E1＝０が到来してスプレー段のフリツプフロツ
プ作用の最終段階を妨害しないうちに終結させる
必要がある。
前述したように、時間周期〓3は出力Ｑを切換
えるのに必要であり、また他の時間周期〓4は出
力を切換えるのに必要である。また、〓1をゲ
ートG1における転移時間とした場合、出力E1に
よりフリツプフロツプ作用が妨害されないように
するには、〓1を（〓3＋〓4）に等しいか（〓3＋
〓4）により大きくする必要がある。
時間周期〓1はマスター段内で情報を循環させ
るのに必要であり、また時間間隔〓3および〓4は
情報をスレーブ段の出力に導出させるのに必要で
あることから、最高作動周波数は次の関係式、す
なわち、 nax＝１／（〓1＋〓3＋〓4） により与えられる。
かくして、最高周波数はマスター段およびスレ
ーブ段がメモリ機能を有し、かつその場合に、 nax１／４〓（ただし、〓はゲートの伝搬遅延 時間）が成立するような回路により得られるもの
より高くなる。
出力信号の周波数は、 〓1２〓32τ4ｔ／２（ただし、ｔは制御信号 の周波数） に選定することにより、 関係式＝１／2t で与えられる。
第２ａ図から分るように、BFL論理のNORゲ
ートは並列に接続した２つの共通ソース空乏
MESFETトランジスタT1およびT2を含み、前記
トランジスタT1およびT2のドレインを共通ドレ
インチヤージトランジスタT3の短絡グリツドソ
ース電極に接続する。また、トランジスタT1お
よびT2ドレインは共通ドレイントランジスタホ
ロワT4のゲート電極にも接続するようにし、前
記トランジスタホロワT4のソースを、トランジ
スタホロワT4と電流源T5との間に直列に接続し
た２つのダイオードD1およびD2に接続する。
NORゲートの２つの等価入力はトランジスタT1
およびT2のゲート電極上に配置し、出力はトラ
ンジスタT5とダイオードD2間にあるトランジス
タT5のドレイン上に配置する。
第２ｂ図から分るように、第１図示の回路の論
理構成は第２ａ図に示すNORゲートにより実現
することができる。
しかし、ワイヤドORゲートは特定の方法で得
るようにしている。すなわち、ゲートG3および
G4に関しては、ダイオードD1およびD2ならびに
トランジスタT5を共通に接続する。したがつて、
これら２つのゲートのアセンブリは２つのトラン
ジスタホロワT4を有するが、ダイオードD1，D2，
T5を含むトランジスタ段は１つだけである。ま
た、この場合、出力Ｑは共通トランジスタT5の
ドレイン上に導出されるように配置する。これは
ゲートG5およびG6についても同様で、出力は
共通トランジスタのドレイン上に導出される。
また、転移時間について〓1≧（〓3＋〓4）の関
係を成立させるため、始めはマスター段とスレー
ブ段のゲートを同一とし、マスターにおける転移
時間を増加させるか、スレーブにおける転移時間
を減少させるかのいずれかの方法をとることが可
能であるが、マスター段における転移時間を増や
すことは、回路が作動しうる最高周波数が低くな
るという見知から興味あることではない。したが
つて、このような環境では、スレーブ段における
転移時間を減少させることが必要である。
１つの解決法はスレーブ段のNORゲートのト
ランジスタT1およびT2の寸法を増大させること
で、この方法は必然的に電力消費が増えるという
欠点を有するが、マスター段のゲートがきわめて
小であり、その電力消費が極度に少ないという事
実により、スレーブ段の電力消費量の増加はきわ
めて少なくて済む。
また、他の解決法は、マスター段のゲートのス
レシヨールドレベルをシフトさせることで、これ
により所望の遅延を得ることができ、しかも発振
の問題も全然起こらない。
最良の結果を与える解決法はトランジスタの寸
法とトランスレータ段の極性を操作することであ
る。
本発明の一実施例においては、トランジスタの
寸法を表４から選定するようにしている。表４に
おいて、Ｗはトランジスタの単位サイズである。
例えば、Ｗ＝20〓ｍ，VDD＝4V，Vss＝−3V，
ピンチオフ電圧VT＝−2Vでトランジスタのゲー
ト長Ｌが0.6〓ｍの場合には、最高周波数nax＝
5GHz、消費電力Ｐ＝280mWが得られる。
これは、既知のダイヤグラムにしたがつて製造
した回路により4GHzを上廻る周波数値を得るこ
とがきわめて困難なことを考慮した場合、大幅な
進歩改良があつたことを示している。
このように、本発明によるときは、低価格、低
消費電力の集積形２分周回路をギガヘルツＧHz帯
周波数領域で実現することが可能となる。
本発明は5GHzまでの周波数領域における信号
処理への適用に限定されるものでないこと当然で
ある。また、本発明は本明細書記載の実施例に限
定されるものでなく、、他の変形をも包含するも
のである。
【図面の簡単な説明】
第１図はNORゲートおよびORゲートにより形
成したマスタースレーブＴ形フリツプフロツプの
回路図、第２ａ図はBFL論理のNORゲートの回
路図、第２ｂ図はNORゲートの記号形状をBFL
論理の否定（インバータ）ゲートによる表示に置
き換えたマスタースレーブＴ形フリツプフロツプ
を示す回路図、第３図は入力信号または出力信号
に対する種々の入力（取得）段または転送段にお
ける波形を示す図、第４図はトランジスタの寸法
を示す表である。 G1〜G6……NORゲート、G7，G8……ワイヤド
ORゲート、Ｈ，I1，I2………入力、E1，〜E6，
Ｑ，，Ｓ……出力、T1，T2……共通ソース空
乏形MESFETトランジスタ、T3……共通ドレイ
ンチヤージトランジスタ、T4…共通ドレイント
ランジスタホロワ、T5……電流源トランジスタ、
D1，D2……ダイオード、VDD，Vss……D.C電源。

Claims (1)

  1. 【特許請求の範囲】 １ ギガヘルツＧHz帯周波数領域の制御信号Ｈ用
    の単一入力ならびにBFL論理の２つの相補出力
    Ｑおよびを含むマスター スレーブ フリツプ
    フロツプ形式の集積回路状２分周回路におい
    て、 “マスター”段を２つのNORゲートG1，G2に
    より形成し、第1NORゲートG1の入力に制御信
    号Ｈおよび第１帰還出力信号を、第2NORゲー
    トG2の入力に制御信号Ｈおよび第２帰還出力信
    号Ｑを供給するようにするとともに、“スレーブ”
    段を４つのNORゲートG3，G4，G5およびG6によ
    り形成し、その第1NORゲートG3の入力に該マ
    スター段の第1NORゲートG1の出力信号E1およ
    び第１帰還出力信号を、第2NORゲートG4の
    入力に第１帰還出力信号および制御信号Ｈを、
    第3NORゲートG5の入力に制御信号Ｈおよび第
    ２帰還出力信号Ｑを、また第4NORゲートG6の
    入力に該マスター段の第2NORゲートG2の出力
    信号E2および第２帰還出力信号Ｑを供給するよ
    うにし、前者の２つのNORゲートG2およびG4の
    出力をワイヤドORゲートG7の形状に相互接続し
    て第２出力信号Ｑを導出させるようにし、後者の
    ２つのNORゲートG5およびG6の出力をワイヤド
    ORゲートG8の形状に相互接続して第１出力信号
    Ｑを導出させるよう形成したことを特徴とする２
    分周回路。 ２ レベルトランスレータ段を後段に配置した否
    定回路（インバータ）形ゲートを包含させる技術
    を用いて、空乏形MESFETトランジスタにより
    ガリウム砒素基板上に集積化するようにしたこと
    を特徴とする特許請求の範囲第１項記載の２分周
    回路。 ３ 該マスター段G1，G2における転移（トラン
    ジツト）時間〓1と、該スレーブ段の第１および
    第2NORゲートG3，G4における転移時間〓3と、
    該スレーブ段の第３および第4NORゲートG5，
    G6における転移時間〓4との間に、次の不等式、 〓1≧（〓3＋〓4） が成立するよう各トランジスタを調和させるよう
    にしたことを特徴とする特許請求の範囲第１項記
    載の２分周回路。 ４ 使用する制御信号の周波数を5GHzのオーダ
    ーとし、かつ最大作動周波数が次式、すなわち nax＝１／（〓1＋〓3＋〓4） により定義されるようにしたことを特徴とする特
    許請求の範囲第１項ないし第３項のいずれか１項
    に記載の２分周回路。
JP59130194A 1983-06-29 1984-06-26 ２分周回路 Granted JPS6016027A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8310739 1983-06-29
FR8310739A FR2548487B1 (fr) 1983-06-29 1983-06-29 Diviseur de frequence par deux

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Publication Number Publication Date
JPS6016027A JPS6016027A (ja) 1985-01-26
JPH0528007B2 true JPH0528007B2 (ja) 1993-04-23

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EP (1) EP0130645B1 (ja)
JP (1) JPS6016027A (ja)
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8502811A (nl) * 1985-10-15 1987-05-04 Philips Nv Geintegreerde geheugenschakeling.
EP0262412A1 (de) * 1986-09-01 1988-04-06 Siemens Aktiengesellschaft Lastangepasster Taktgenerator in CMOS-Schaltungen
US4965863A (en) * 1987-10-02 1990-10-23 Cray Computer Corporation Gallium arsenide depletion made MESFIT logic cell
JPH0683065B2 (ja) * 1988-02-09 1994-10-19 沖電気工業株式会社 分周回路
FR2627917A1 (fr) * 1988-02-26 1989-09-01 Radiotechnique Compelec Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire
FR2641426B1 (fr) * 1988-12-30 1991-03-15 Labo Electronique Physique Dispositif semiconducteur integre incluant un diviseur de frequences pour applications hyperfrequences
US6700425B1 (en) 2001-10-30 2004-03-02 Integrated Device Technology, Inc. Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
US6573775B2 (en) 2001-10-30 2003-06-03 Integrated Device Technology, Inc. Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
US7379723B2 (en) * 2004-07-29 2008-05-27 Silicon Laboratories Inc. Local oscillator and mixer for transceiver
US8615205B2 (en) 2007-12-18 2013-12-24 Qualcomm Incorporated I-Q mismatch calibration and method
US8970272B2 (en) 2008-05-15 2015-03-03 Qualcomm Incorporated High-speed low-power latches
US8712357B2 (en) 2008-11-13 2014-04-29 Qualcomm Incorporated LO generation with deskewed input oscillator signal
US8718574B2 (en) 2008-11-25 2014-05-06 Qualcomm Incorporated Duty cycle adjustment for a local oscillator signal
US8847638B2 (en) 2009-07-02 2014-09-30 Qualcomm Incorporated High speed divide-by-two circuit
US8791740B2 (en) * 2009-07-16 2014-07-29 Qualcomm Incorporated Systems and methods for reducing average current consumption in a local oscillator path
US8854098B2 (en) 2011-01-21 2014-10-07 Qualcomm Incorporated System for I-Q phase mismatch detection and correction
US9154077B2 (en) 2012-04-12 2015-10-06 Qualcomm Incorporated Compact high frequency divider
GB2573795B (en) 2018-05-17 2023-01-11 Pragmatic Printing Ltd AND gates and clock dividers
GB2611882B (en) * 2018-05-17 2023-07-05 Pragmatic Printing Ltd AND gates and clock dividers

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2483146A1 (fr) 1980-05-23 1981-11-27 Thomson Csf Operateur logique rapide, a grande entrance, a fonction logique complexe, utilisant au moins un transistor a effet de champ a faible tension de seuil
US4450369A (en) 1981-05-07 1984-05-22 Schuermeyer Fritz L Dynamic MESFET logic with voltage level shift circuit
DE3276988D1 (en) 1981-09-30 1987-09-17 Toshiba Kk Logic circuit operable by a single power voltage

Also Published As

Publication number Publication date
EP0130645A1 (fr) 1985-01-09
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