JPH04245713A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はフリップフロップ回路（以下単に
ＦＦと称する）に関し、特に高速動作可能なＤタイプＦ
Ｆ（ＤＦＦ）に用いて好適なＣＭＯＳ型ＤＦＦに関する
ものである。

【０００２】

【従来技術】従来のＣＭＯＳ構成のマスタスレーブ型Ｄ
ＦＦの回路例を図３に示す。トランジスタ１〜７により
構成され下段に示すＦＦがマスタＦＦであり、トランジ
スタ１１〜１７により構成され上段に示すＦＦがスレー
ブＦＦとなっている。

【０００３】マスタＦＦはナンド（ＮＡＮＤ）回路機能
付きとなっており、このナンド回路は互いに直列接続さ
れたＮチャネルトランジスタ１ａ，２ａと、互いに並列
接続されたＮチャネルトランジスタ１ｂ，２ｂとからな
る。 トランジスタ１ａ，１ｂに信号Ａの相補入力が印加され
、トランジスタ２ａ，２ｂに信号Ｂの相補入力が印加さ
れている。

【０００４】このナンド回路の１対の相補出力は第１，
第２のＣＭＯＳインバータの各入力となっており、これ
等インバータは互いに逆導電型のトランジスタ４，５及
び６，７から夫々構成されている。両インバータの出力
は互いの入力へ夫々印加されてＦＦを構成している。

【０００５】このＦＦの１対の相補出力■，■がマスタ
ＦＦの出力となり、スレーブＦＦへ供給されている。 尚、トランジスタ３ａ，３ｂはＰチャネルトランジスタ
であり、クロック信号ｃｋによりゲート駆動され、この
クロック信号が“１”のときトランジスタ３ａ，３ｂは
オフとなって、マスタＦＦの内容を保持し、クロック信
号が“０”のときトランジスタ３ａ，３ｂはオンとなっ
て、マスタＦＦの内容を入力Ａ，Ｂに応じて更新する。

【０００６】スレーブＦＦはマスタＦＦの相補出力■，
■をゲート入力とするＮチャネル型の１対の差動トラン
ジスタ１１，１２を有し、またこの差動トランジスタ１
１，１２の差動出力を夫々入力とする第３，第４のＣＭ
ＯＳインバータを有する。両インバータは互いに逆導電
型のトランジスタ１４，１５及び１６，１７から夫々構
成されている。両インバータの出力は互いの入力へ夫々
印加されてＦＦを構成している。

【０００７】このＦＦの１対の相補出力がＤＦＦの出力
となっている。尚、Ｎチャネルトランジスタ１３はクロ
ック信号ｃｋによりゲート駆動され、このクロック信号
が“１”のときトランジスタ１３はオンとなって、スレ
ーブＦＦの出力を取込み、クロック信号が“０”のとき
オフとなってその取込み内容を保持する。

【０００８】かかる構成のＤＦＦの動作の詳細について
以下に説明する。

【０００９】（１）　　Ａ＝Ｂ＝“１”のとき、はじめ
にｃｋ＝　１のときを考える。ｃｋ＝１のときトランジ
スタ３ａ，３ｂはオフとなる。いまトランジスタ１ａ，
２ａはオンしており、トランジスタ４，５からなるイン
バータの入力は“０”となり、出力■は“１”となる。 このときにトランジスタ６，７からなるインバータの入
力側に接続されているトランジスタ１ｂ，２ｂ，３ｂは
全てオフしており、無視できる。従って、トランジスタ
６，７からなるインバータの出力■は“０”に固定され
る。

【００１０】このとき、スレーブＦＦでは、ｃｋ＝１に
よりトランジスタ１３がオンしており、■＝０，■＝１
よりトランジスタ１１はオフ、トランジスタ１２はオン
する。 トランジスタ１２がオンすることにより、トランジスタ
１６，１７からなるインバータの入力は“０”となる。 このとき、トランジスタ１９，１７からなるインバータ
の出力Ｑは“１”となる。

【００１１】次にトランジスタ１４，１５からなるイン
バータの入力は“１”となっており、出力（Ｑの逆相）
は“０”となる。

【００１２】次に、ｃｋ＝０のときを考える。スレーブ
ＦＦでは、トランジスタ１３がオフすることにより、ト
ランジスタ１１，１２もオフ状態となり、■，■の論理
が変化しても出力スレーブＦＦの相補出力はトランジス
タ１４，１５からなるインバータとトランジスタ１６，
１７からなるインバータで固定されたままとなり、その
状態は維持される。すなわちホールド回路となっている
。

【００１３】一方、下段のナンドゲート付きマスタＦＦ
においては、ｃｋ＝０の場合にはトランジスタ３ａ，３
ｂがオンする。このとき、トランジスタ１ａ，２ａはオ
ンとなっているので、トランジスタ３ａ，２ｂ，１ａを
介して導通し回路電流が流れる。

【００１４】（２）　　Ａ＝Ｂ＝０又はＡ＝０，Ｂ＝１
又はＡ＝１，Ｂ＝０のとき、はじめにｃｋ＝１のときを
考える。ｃｋ＝１のときトランジスタ３ａ，３ｂはオフ
している。また、トランジスタ１ａ，２ａのうち少なく
とも１つはオフ状態となるから、トランジスタ４，５か
らなるインバータの入力としては、トランジスタ６，７
からなるインバータの出力以外は無視して良い。

【００１５】一方、トランジスタ６，７からなるインバ
ータの入力に接続されているトランジスタ１ｂ，２ｂの
うち少なくとも一方はオンしており、トランジスタ６，
７からなるインバータの入力は“０”となり、トランジ
スタ６，７からなるインバータの出力■は“１”となる
。

【００１６】このとき、トランジスタ４，５からなるイ
ンバータの入力が“１”であるから、トランジスタ４，
５からなるインバータの出力■は“０”に固定される。

【００１７】このとき、スレーブＦＦは、ｃｋ＝１によ
りトランジスタ１３がオンしており、■＝１，■＝０よ
りトランジスタ１１はオン、トランジスタ１２はオフす
る。トランジスタ１１がオンすることにより、トランジ
スタ１４，１５からなるインバータの入力は“０”とな
る。このとき、トランジスタ１４，１５からなるインバ
ータの出力（Ｑと逆相）は“１”となる。トランジスタ
１６，１７からなるインバータの入力は“１”となって
おり、出力Ｑは“０”となる。

【００１８】次にｃｋ＝“０”のときを考える。スレー
ブＦＦでは、トランジスタ１３がオフすることにより、
トランジスタ１１，１２共にオフ状態となり、■，■の
論理が変化しても、出力Ｑの相補信号はトランジスタ１
４，１５からなるインバータとトランジスタ１６，１７
からなるインバータとにより固定されたままとなり、状
態は維持される。すなわち出力状態がホールドされる。

【００１９】一方、ナンドゲート付きマスタＦＦにおい
ては、ｃｋ＝０の場合にはトランジスタ３ａ，３ｂがオ
ンする。このとき、トランジスタ１ｂ，２ｂの少なくと
も１つはオンとなっているので、トランジスタ３ｂ及び
１ｂ，２ｂのうちオン状態のトランジスタを介して導通
し、回路電流が流れる。

【００２０】以上の説明により明らかな如く、クロック
ｃｋの半周期の間は定常電流が流れるので、回路電流が
多くなっている。

【００２１】

【発明の目的】本発明の目的は、定常電流をなくしてＣ
ＭＯＳ固有の低消費電力化を図ったＦＦを提供すること
である。

【００２２】

【発明の構成】本発明によるＦＦは、互いに差動対とさ
れた１導電型の第１及び第２の電界効果トランジスタと
、これ等差動対トランジスタの差動出力を夫々入力とす
ると共に互いの出力が互いの入力へ供給され互いに相補
型のトランジスタからなる第１及び第２のインバータと
、前記差動対トランジスタのソース共通接続点に接続さ
れクロック信号がゲートに印加された前記１導電型の第
３の電界効果トランジスタとを有することを特徴とする
。

【００２３】本発明による他のＦＦは、互いに差動対と
された１導電型の第１及び第２の電界効果トランジスタ
、これ等差動対トランジスタの差動出力を夫々入力とす
ると共に互いの出力が互いの入力へ供給され互いに相補
型のトランジスタからなる第１及び第２のインバータ、
前記差動対トランジスタのソース共通接続点に接続され
クロック信号がゲートに印加された前記１導電型の第３
の電界効果トランジスタからなるマスタフリップフロッ
プと、前記差動出力を夫々ゲート入力とし互いに差動対
とされた前記１導電型の第４及び第５の電界効果トラン
ジスタ、この差動対トランジスタである第４及び第５の
電界効果トランジスタの差動出力を夫々入力とすると共
に互いの出力が互いの入力へ供給され互いに相補型のト
ランジスタからなる第３及び第４のインバータ、前記第
４及び第５の電界効果トランジスタのソース共通点に接
続され前記クロック信号と逆相の信号がゲートに印加さ
れた前記１導電型の第５の電界効果トランジスタからな
るスレーブフリップフロップとを有することを特徴とす
る。

【００２４】

【実施例】以下、図面を参照しつつ本発明の実施例を詳
細に説明する。

【００２５】図１は本発明の実施例の回路図であり、マ
スタスレーブ型のＤＦＦの例である。図３と同等部分は
同一符号により示す。

【００２６】本実施例は論理入力がＤ１つの場合の例で
あり、図３の例と同じ様に論理入力がＡ、Ｂの２つの場
合のナンドゲート機能の例については、図２の他の実施
例として示している。

【００２７】図１を参照すると、Ｎチャネルトランジス
タ１，２は差動トランジスタとなっており、このトラン
ジスタ１，２のソース共通接続点にＮチャネルトランジ
スタ３が接続され、このトランジスタ３のゲート入力と
してクロック信号ｃｋの逆相信号が印加されている。

【００２８】差動トランジスタ１，２の差動出力（ドレ
イン出力）が、トランジスタ４，５及び６，７からなる
第１及び第２のＣＭＯＳインバータの各入力となり、Ｃ
ＭＯＳインバータの両出力は互いのインバータの入力と
なっている。そしてこれ等インバータの相補出力■，■
がマスタＦＦの出力となり、スレーブＦＦへ入力される
。

【００２９】スレーブＦＦについては図３に示した従来
のスレーブＦＦと同一構成である。

【００３０】この様に、差動トランジスタ１，２及び１
１，１２を用い、各トランジスタのゲートに相補信号を
印加して動作させるようにした論理回路は差動論理と呼
ばれており、アナログ回路で用いられる差動回路のアナ
ロジがそのまま適用される。

【００３１】すなわち、以下の３つの理由により高速化
が可能となる。

【００３２】（１）差動対であれば、差動入力電圧が微
小信号から動作するために、従来回路で必要とされたス
レッショルド電圧値まで入力信号が立上るのに要する時
間が不要となる。特に、高速化してくると、波形がなま
り電源電圧の中点付近を中心に信号が振れることになる
。差動論理では、この中点電圧が等価的なスレッショル
ド電圧となる。

【００３３】（２）出力回路は正逆相共に同一回路で構
成されるために、電流・電荷の流入・流出パスが常に存
在し、立上り時間、降下時間共に同一となり、差がない
ぶんだけ高速動作が実現される。

【００３４】（３）トランジスタサイズ（Ｗ／Ｌ　）に
よりｇｍ　を変えることができ、ｇｍ　を高くすること
で高速化が可能となる。

【００３５】図１の回路はマスタ、スレーブ（ラッチ）
共に同一回路構成であり、クロック信号ｃｋが互いに逆
になっているだけである。スレーブＦＦについては図３
の例と同一であり、その動作については省略する。マス
タＦＦについて以下に説明する。

【００３６】（１）　　ｃｋ＝１のとき、トランジスタ
３はオフすることにより、トランジスタ１，２ともにオ
フ状態となり、入力信号Ｄが変化しても出力■■は半ク
ロック前のデータでホールドされたままである。

【００３７】一方、この状態がスレーブＦＦの入力とな
っているので、スレーブＦＦの相補出力のデータは半ク
ロック前の状態がホールドされる。

【００３８】（２）　　ｃｋ＝０のとき、トランジスタ
３はオンする。始めにＤ＝１のとき、トランジスタ１は
オンし、トランジスタ２はオフする。このときトランジ
スタ４，５からなるインバータの入力は“０”となり、
トランジスタ４，５からなるインバータの出力■は“１
”となる。

【００３９】次に、トランジスタ６，７からなるインバ
ータ回路は入力が“１”であるから、出力■は“０”に
なる。この出力■，■の状態はクロックが反転しても維
持され、クロック反転時にスレーブＦＦ（ラッチ）に読
込まれラッチされる。

【００４０】次に、Ｄ＝０のとき、トランジスタ１はオ
フし、トランジスタ２はオンする。このときにトランジ
スタ６，７からなるインバータの入力は“０”となり、
トランジスタ４，５からなるインバータの出力■は“１
”となる。

【００４１】次に、トランジスタ４，５からなるインバ
ータは入力が“１”であるから、出力■は“０”になる
。同様にこの出力■，■の状態はクロックが反転しても
維持され、クロック反転時にスレーブＦＦ（ラッチ）に
読込まれラッチされる。

【００４２】この回路では、データが反転する時だけ貫
通電流が流れるだけであり、従来から良く知られている
ＣＭＯＳ回路と同様の特性を有する。

【００４３】次に、図２は本発明の他の実施例を示す回
路図であり、図１，３と同等部分は同一符号により示し
ており、ナンドゲート機能付きのＤＦＦである。その回
路動作についても同様である。

【００４４】ｃｋ＝０のときにマスタＦＦの出力■，■
が決定され、ｃｋ＝１のときにスレーブＦＦに読込まれ
ホールドされる。

【００４５】図１，２においても回路電流はデータが変
化する時の貫通電流が流れるだけであり、従来回路のよ
うな定常電流は流れない。

【００４６】例えば、図２に示したナンドゲート付ＤＦ
Ｆで９分周回路を構成してシミュレーションすると、最
高動作周波数は８００ＭＨｚ、回路電流は５．７ｍＡ（
ＶＤＤ＝５．０Ｖ）が得られた。但し、トランジスタに
おいて、ゲート長Ｌは、Ｌ＝０．８　μｍ　（Ｎチャネ
ル）である。

【００４７】図３に示す従来回路で同一の回路ブロック
をシュミュレーションして比べると、本発明の回路では
最高動作周波数は１０％下ったが、消費電流は３０％下
り、低消費電力化が実現できると期待される。

【００４８】

【発明の効果】以上述べた如く、本発明によれば、ＣＭ
ＯＳ構造として、このＣＭＯＳ特有の効果である定常電
流が流れないという効果を維持しつつＤＦＦを構成でき
るという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のマスタスレーブ型ＤＦＦの回
路図である。

【図２】本発明の他の実施例のナンドゲート機能付きマ
スタスレーブ型ＤＦＦの回路図である。

【図３】従来のナンドゲート機能付きマスタスレーブ型
のＤＦＦの回路図である。

【符号の説明】

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　互いに差動対とされた１導電型の第１
   及び第２の電界効果トランジスタと、これ等差動対トラ
   ンジスタの差動出力を夫々入力とすると共に互いの出力
   が互いの入力へ供給され互いに相補型のトランジスタか
   らなる第１及び第２のインバータと、前記差動対トラン
   ジスタのソース共通接続点に接続されクロック信号がゲ
   ートに印加された前記１導電型の第３の電界効果トラン
   ジスタとを有することを特徴とするフリップフロップ回
   路。
2. 【請求項２】　　互いに差動対とされた１導電型の第１
   及び第２の電界効果トランジスタ、これ等差動対トラン
   ジスタの差動出力を夫々入力とすると共に互いの出力が
   互いの入力へ供給され互いに相補型のトランジスタから
   なる第１及び第２のインバータ、前記差動対トランジス
   タのソース共通接続点に接続されクロック信号がゲート
   に印加された前記１導電型の第３の電界効果トランジス
   タからなるマスタフリップフロップと、前記差動出力を
   夫々ゲート入力とし互いに差動対とされた前記１導電型
   の第４及び第５の電界効果トランジスタ、この差動対ト
   ランジスタである第４及び第５の電界効果トランジスタ
   の差動出力を夫々入力とすると共に互いの出力が互いの
   入力へ供給され互いに相補型のトランジスタからなる第
   ３及び第４のインバータ、前記第４及び第５の電界効果
   トランジスタのソース共通点に接続され前記クロック信
   号と逆相の信号がゲートに印加された前記１導電型の第
   ５の電界効果トランジスタからなるスレーブフリップフ
   ロップと、を有することを特徴とするＤタイプフリップ
   フロップ回路。