JPH0528034A - メモリ容量設定方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】メモリ容量の設定が簡単且つ確実にでき、更に
未実装部分があってもクロストークや信号遅延を生じな
いようにする。 【構成】メモリコントロールユニット１にメモリバンク
毎のメモリ素子の搭載と非搭載を決定する信号を供給す
るメモリ容量設定回路１８を設け、メモリ容量設定回路
１８はメモリ素子搭載時に２つの抵抗Ｒ１，Ｒ２の分圧
により確定した第１の論理レベル信号を出力し、非搭載
時には抵抗Ｒ１，Ｒ２のいずれか一方を除くことにより
確定した第２の論理レベル信号を出力する。更に、バッ
ファ素子部２に３ステートタイプのバッファ素子を使用
し、メモリ素子搭載時にはメモリ容量設定回路１８から
の第１の論理レベル信号でイネーブル状態とし、非常搭
載時には第２の論理レベル信号でバッファ出力をハイイ
ンピーダンスに保つデセーブル状態とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バンク単位に搭載容量
を制限することでメモリ容量の異なる複数書類のモジュ
ールボードを可能とするメモリシステムのメモリ容量設
定方式に関する。計算機装置等に実装するメモリシステ
ムのメモリ容量は様々であり、一般的なメモリ容量毎に
モジュールボードを作成している。

【０００２】しかし、メモリ容量毎にモジュールボード
を製造した場合には、メモリ容量を増したい場合に、モ
ジュールそのものの交換を必要とし、それまで使用して
いたモジュールボートが無駄になる。このためモジュー
ルボードの最大搭載容量を決め、この最大搭載容量の範
囲内で実際の搭載容量をバンク単位で少なくして複数種
類のメモリ容量が得られるようにしている。

【０００３】しかし、この場合のメモリ容量の設定は、
例えばディップスイッチで行っているが、極端に信頼性
が低く、また実装スペースも大きく、コスト的にも不利
である。更に、メモリ素子のみを未実装とした場合に
は、メモリ素子を駆動するバッファ素子が無負荷状態と
なることで、実装側へのクロストークや静電容量の変化
による信号遅延の問題を生じ、この点を解決したメモリ
容量の設定が必要となる。

【０００４】

【従来の技術】従来、メモリ容量の異なる同一機能のモ
ジュールボートを使用したメモリシステムでメモリ容量
の設定を行う場合には、モジュールボードそのものをメ
モリ容量毎に異なるようにしている。しかし、モジュー
ル毎にメモリ容量を異ならせたメモリ容量の設定にあっ
てはモジュールボードの種類が増加し、製造管理が繁雑
になる。

【０００５】またバージョンアップ等によりメモリ容量
を増加させたい場合には、メモリ容量の大きなモジュー
ルボードに交換することになるが、それまで使用してメ
モリ容量の小さいモジュールボードは廃棄せざるを得な
い。この無駄を避けるために使用済みのモジュールボー
ドのメモリ容量を増加させるには、メモリ素子１個当た
りの容量を増大する以外不可能であった。

【０００６】この問題を解決するためモジュールボード
の最大搭載容量を決め、この最大搭載容量の範囲内で実
際のメモリ素子の搭載容量をバンスク単位で少なくする
部分設定を行うことで、複数種類のメモリ容量を設定す
るようにしている。そして、このようなメモリ容量の部
分設定を行った場合には、モジュールボードにデップス
イッチを設け、部分設定に応じたメモリ容量をメモリコ
ントロールユニット（ＭＣＵ）に対し設定することで、
未搭載のバンクアドレスのアクセスに対しエラーを返す
ようにしている。

【０００７】

【発明が解決しようとする課題】しかしながら、ディッ
プスイッチを用いたメモリ容量の設定は、手軽にできる
という利点を有するものの、ディップスイッチは極端に
信頼性が低く、また設定ミスによる動作不良等の問題が
ある。またメモリ容量の部分設定を行ったメモリシステ
ムにあっては、次のような問題がある。

【０００８】まずメモリ素子を制御するバッファ素子は
搭載したまま、メモリ素子のみを未搭載とした場合に
は、バッファ素子がドライブする信号線上に受信する素
子が不在となる。即ちバッファ素子は無負荷状態とな
る。この場合、バッファ素子がドライブする信号の変化
点におけるアンダーシュート及びオーバーシュートが、
メモリ素子を搭載した時（負荷接続時）に比べ大きくな
るため、隣接する他の信号系統に対するクロストークを
生じ、誤動作を起こし易くなる。これを回避するために
はプリント基板のパターン設計において特別の配慮が必
要である。

【０００９】またバッファ素子とメモリ素子を共に未搭
載とした場合には、メモリコントロールユニット（ＭＣ
Ｕ）からバッファ素子までの信号線の静電容量が変化
し、信号遅延などの不具合が生じる場合がある。本発明
は、このような従来の問題点に鑑みてなされたもので、
メモリ容量の設定が簡単且つ確実でき、更に未実装部分
があってもによるクロストークや信号遅延を生じないメ
モリ素子をバンク単位に部分設定可能なメモリシステム
のメモリ容量設定方式を提供することを目的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明は、複数のメモリ素子より構成さ
れる一定メモリ容量を有する複数のメモリバンクと、メ
モリ素子の制御を行うメモリコントロールユニット（Ｍ
ＣＵ）１と、メモリコントロールユニット１より出力さ
れるアドレス信号及びメモリ制御信号をバッファリング
してメモリ素子へ送るバッファ素子部２とをモジュール
ボードに搭載し、モジュールボードに搭載されるバンク
数が常に最大数ではなく、バンク単位に搭載制限を行う
ことにより複数種類のメモリ容量をとることが可能なメ
モリシステムのメモリ容量設定方式を対象とする。

【００１１】このようなロモリシステムのメモリ容量設
定方式として本発明にあっては、メモリコントロールユ
ニット１にメモリバンク毎のメモリ素子の搭載と非搭載
を決定する信号を供給するメモリ容量設定回路１８を設
け、メモリ容量設定回路１８はメモリ素子搭載時に２つ
の抵抗Ｒ１，Ｒ２の分圧により確定した第１の論理レベ
ル信号を出力し、非搭載時には抵抗Ｒ１，Ｒ２のいずれ
か一方を除くことにより確定した第２の論理レベル信号
を出力するようにしたことを特徴とする。

【００１２】より具体的に説明するとメモリ容量設定回
路１８は、接地側の第１抵抗Ｒ１とプラス電源側の第２
抵抗Ｒ２との直列回路を有し、この直列回路の第１抵抗
Ｒ１を第２抵抗に対し十分小さくすることにより（Ｒ１
《 Ｒ２）、搭載時には第１及び第２の抵抗Ｒ１，Ｒ２
の分圧により確定したローレベル信号を出力し、非搭載
時には第１抵抗Ｒ１を未実装とすることで確定したハイ
レベル信号を出力する。

【００１３】更に、バッファ素子部２に３ステートタイ
プのバッファ素子を使用し、メモリ素子搭載時にはメモ
リ容量設定回路１８からの第１の論理レベル信号をバッ
ファ素子部２に設けたバッファ素子のイネーブル端子に
受けて入力に応じた出力を生ずるイネーブル状態とし、
非常搭載時には第２の論理レベル信号をバッファ素子３
のイネーブル端子に受けて入力レベルが変化しても常に
出力をハイインピーダンスに保つデセーブル状態とする
ことを特徴とする。

【００１４】

【作用】このような構成を備えた本発明のメモリ容量設
定方式によれば次の作用が得られる。まず、メモリ容量
の設定は、メモリ容量設定回路に設けている分圧回路の
一方の抵抗Ｒ１を、メモリ素子の搭載時には実装し、未
搭載時には未実装とすればよいことから、単一の抵抗の
実装、未実装で簡単にメモリコントロールユニットに搭
載の有無を認識させてメモリ容量を設定でき、信頼性も
保たれる。

【００１５】更に、小メモリ容量からの大メモリ容量へ
のバージョンアップが、メモリ素子と共に抵抗をバンク
数分だけ追加搭載するだけで済み、同一のプリント基板
が使用できる。一方、未実装部分にはバッファ素子は搭
載したままであるので、バッファ素子の未搭載とした場
合のような静電容量の変化はない。

【００１６】またメモリ素子の未搭載部分のバッファ素
子は、メモリ容量設定回路からの信号により自動的にデ
セーブル状態とされ、バッファ入力が変化しても出力は
常にハイインピーダンス状態に保たれ、他の信号系統に
対しクロストークを及ぼすことがなく、誤動作を防止で
き、且つパターン設計において特別な配慮はいらなくな
る。

【００１７】

【実施例】図２は本発明の一実施例を示した実施例構成
図であり、全てのメモリバンクにメモリ素子を搭載した
状態を示していある。図２において、１はメモリコント
ロールユニット（ＭＣＵ）であり、メモリコントロール
ユニット１に対してはＲＡＭ４ａ，４ｂが設けられてい
る。

【００１８】ＲＡＭ４ａ，４ｂは例えばＤＲＡＭからな
り、ＤＲＡＭ８個で１バンクを形成する。この実施例は
ＤＲＡＭ８個より構成されるＲＡＭ４ａをバンク＃０、
ＲＡＭ４ｂをバンク＃１の２バンクとした２バンクを例
にとっている。勿論、最大バンス数は必要に応じて任意
に定めることができ、また１バンク当たりＤＲＡＭ８個
以上でも構わない。

【００１９】ここでバンク＃０は固定的に実装されるバ
ンクであり、一方、バンク＃１は実装と未実装が選択で
きるバンクとしている。バンク＃０，＃１のＲＡＭ４
ａ，４ｂに対しては、水平方向にアドレス線１０とメモ
リ制御を行う制御線としてＲＡＳ／ＣＡＳ／ＷＥ線１２
が設けられている。

【００２０】アドレス線１０はＲＡＭ４ａ，４ｂ内のメ
モリ素子のそれぞれのアドレスピンに黒丸で示すように
接続されている。この実施例では説明を簡単にするため
アドレス線１０を２本としているが、バンク当りのメモ
リ容量に応じた数のアドレス線が設けられ、例えは１Ｍ
×１ｂｉｔのＤＲＡＭでは１０本、４Ｍ×１ｂｉｔのＤ
ＲＡＭでは１１本のアドレス線が設けられる。

【００２１】またＲＡＳ／ＣＡＳ／ＷＥ線１２は、ＲＡ
Ｍ４ａ，４ｂ内のそれぞれのＲＡＳ／ＣＡＳ／ＷＥピン
に黒丸で示すように接続されている。実際にはＷＥ線
（ライトイネーブル線）、ＲＡＳ線（行制御線）及びＣ
ＡＳ線（列制御線）の３本を設けているが、説明を簡単
にするため１本のＲＡＳ／ＣＡＳ／ＷＥ線１２として示
している。

【００２２】更に、メモリコントロールユニット１から
は８本のデータ線１４が取り出されてＲＡＭ４ａ，４ｂ
の垂直方向に配線され、バンク＃０，＃１のビットｂ０
〜ｂ７の同一位置にあるＲＡＭ２ａ，２ｂのデータピン
に接続される。メモリコントロールユニット１からのア
ドレス線８，１０及びＲＡＳ／ＣＡＳ／ＷＥ線９，１２
は、バンク＃０，＃１に対応して設けたバッファ素子部
２ａ，２ｂ内のバッファ素子３に接続されている。バッ
ファ素子３は、イネーブル端子を備えた３ステートバッ
ファ素子であり、イネーブル端子の信号レベルをＬレベ
ルとするとイネーブル状態となり、例えば入力するアド
レス信号の論理レベルに応じた信号をアドレス線１２に
出力する。またイネーブル端子の信号レベルをＨレベル
にするとデセーブル状態となり、入力するアドレス信号
が変化しても出力はハイインピーダンス状態に保持され
る。

【００２３】更にメモリコントロールユニット１に対し
てはメモリ容量設定回路１８が設けられる。メモリ容量
設定回路１８は、実装と未実装を選択できるメモリバン
ク＃１に対応して設けられたもので、図２のバンク＃１
の実装状態では、第１抵抗Ｒ１と第２抵抗Ｒ２の直列回
路を接地側とプラス電源＋Ｖｃｃ間に接続し、その分圧
電圧をメモリ容量設定信号１５として出力している。

【００２４】ここで抵抗Ｒ１とＲ２の間には、 Ｒ１《 Ｒ２ の関係が設定されている。従って、抵抗Ｒ１，Ｒ２の分
圧電圧としてのメモリ容量設定信号１５は、メモリコン
トロールユニット１及びバッファ素子３のスレッショル
ドレベルを下回って論理的にＬレベルに設定される。

【００２５】このためメモリコントロールユニット１は
メモリ容量設定信号１５がＬレベルにあるとき、２バン
ク分のＲＡＭ４ａ，４ｂが搭載されていると判断する。
またメモリ容量設定信号１５は、バンク＃１側のバッフ
ァ素子３のイネーブル端子をＬレベルとすることでイネ
ーブル状態とし、アドレス線１０及びＣＡＳ／ＲＡＳ／
ＷＥ線１２をドライブ状態とする。

【００２６】尚、バンク＃０側のバッファ素子３のイネ
ーブル端子は接地接続されることでドライブ状態に固定
されている。メモリコントロールユニット１によるメモ
リ動作は次のようになる。メモリコントロールユニット
１はシステムバス１７からのメモリシステムへのアクセ
スアドレスを判断し、アクセス先がバンク＃０のＲＡＭ
４ａであれば、アドレス線８，１０と共に、バンク＃０
用のＲＡＳ／ＣＡＳ／ＷＥ線９，１２を適宜変化させ、
バンク＃０に対してアクセスを行う。

【００２７】このときバンク＃１のアドレス線１０もバ
ンク＃０のアドレス線１０と全く同期して変化している
が、バンク＃１用のＲＡＳ／ＣＡＳ／ＷＥ線１２は変化
しないため、バンク＃１のＲＡＭ４ｂは、その出力をハ
イインピーダンス状態に保ち、且つ書き込みが行われる
ことはない。図３は、図２のバンク＃１のＲＡＭ２４を
未搭載とした場合の実施例構成図である。

【００２８】図２でバンク＃１の８個のＲＡＭ４ａを未
搭載とした場合には、メモリ容量設定回路１８の接地側
の抵抗Ｒ１を未搭載とする。抵抗Ｒ１が搭載されないこ
とにより、メモリ容量設定回路１８は、プルアップ抵抗
としての抵抗Ｒ２のみとなり、図２の時とは逆にメモリ
容量設定信号１５はＨレベル信号となる。メモリ容量設
定信号１５がＨレベルにあると、メモリコントロールユ
ニット１はバンク＃１が未搭載と判断し、もし、システ
ムバス１７から、バンク＃１に対応するアドレスがアク
セスされた時には未搭載領域がアクセスされたことを示
すエラーを返す。

【００２９】同時にバンク＃１側のバッファ素子３のイ
ネーブル端子に対する入力もＨレベルとなるため、バッ
ファ素子３はデセーブル状態となる。このためバッファ
素子３の出力はハイインピーダンスとなり、バンク＃１
のアドレス線１０及びＲＡＳ／ＣＡＳ／ＷＥ線１２をド
ライブすることはない。尚、上記の実施例でメモリ容量
設定回路はバンク搭載でＬレベルとなり、未搭載でＨレ
ベルとなるメモリ容量設定信号１５を出力しているが、
逆の論理レベルとなってもよい。この場合には、メモリ
容量設定信号１５を反転した後にバンク＃１のバッファ
素子に供給する。

【００３０】また上記の実施例は搭載と未搭載が選択で
きるバンクをバンク＃１の１つとした場合を例にとるも
のであったが、必要に応じて適宜の登録と未踏録を選択
できるバンクを増してもよく、この場合には、メモリ容
量設定回路１８も併せて増加させることになる。

【００３１】

【発明の効果】以上説明したように本発明によれば、バ
ンク単位の実装と未実装とを選択することにより同一の
モジュールボードを使用して異なったメモリ容量を簡単
に設定でき、メモリ容量の設定もバンクに対応した１つ
の抵抗の実装と未実装により簡単に決められ、また信頼
性も保証できる。

【００３２】またメモリ素子のみの実装と未実装を選択
できるようにすると共に、未実装のバンクに対応したバ
ッファ素子をメモリ容量設定信号で自動的にデセーブル
状態として出力をハイインピーダンスに保つことがで
き、クロストークによる誤動作と静電容量に起因した信
号遅延を防ぎ、特に高速のメモリ素子を使用した場合に
有効である。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】全てのバンクにメモリ素子を搭載した場合の本
発明の実施例構成図

【図３】バンク＃１を未実装とした場合の本発明の実施
例構成図

【符号の説明】

１：メモリコントロールユニット（ＭＣＵ） ２，２ａ，２ｂ：バッファ素子部 ３：バッファ素子 ４ａ，４ｂ：ＲＡＭ（ＤＲＡＭ） １０：アドレス線 １２：ＲＡＳ／ＣＡＳ／ＷＥ線 １４：データ線 １５：メモリ容量設定信号 １７：システムバス １８：メモリ容量設定回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のメモリ素子より構成される一定メモ
   リ容量を有する複数のメモリバンクと、前記メモリ素子
   の制御を行うメモリコントロールユニット１と、該メモ
   リコントロールユニット１より出力されるアドレス信号
   及びメモリ制御信号をバッファリングして前記メモリ素
   子へ送るバッファ素子部２とをモジュールボードに搭載
   し、該モジュールボードに搭載されるバンク数が常に最
   大数ではなく、バンク単位に搭載制限を行うことにより
   複数種類のメモリ容量をとることが可能なメモリシステ
   ムのメモリ容量設定方式に於いて、 前記メモリコントロールユニット１に前記メモリバンク
   毎のメモリ素子の搭載と非搭載を決定する信号を供給す
   るメモリ容量設定回路１８を設け、該メモリ容量設定回
   路１８はメモリ素子搭載時に２つの抵抗Ｒ１，Ｒ２の分
   圧により確定した第１の論理レベル信号を出力し、非搭
   載時には抵抗Ｒ１，Ｒ２のいずれか一方を除くことによ
   り確定した第２の論理レベル信号を出力するようにした
   ことを特徴とするメモリ容量設定方式。
2. 【請求項２】請求項１記載のメモリ容量設定方式に於い
   て、 前記メモリ容量設定回路１８は、接地側の第１抵抗Ｒ１
   とプラス電源側の第２抵抗Ｒ２との直列回路を有し、該
   直列回路の第１抵抗Ｒ１を第２抵抗に対し十分小さくす
   ることにより、搭載時には第１及び第２の抵抗Ｒ１，Ｒ
   ２の分圧により確定したローレベル信号を出力し、非搭
   載時には第１抵抗Ｒ１を未実装とすることで確定したハ
   イレベル信号を出力することを特徴とするメモリ容量設
   定方式。
3. 【請求項３】請求項１記載のメモリ容量設定方式に於い
   て、 前記バッファ素子部２に３ステートタイプのバッファ素
   子を使用し、メモリ素子搭載時には前記メモリ容量設定
   回路１８からの第１の論理レベル信号を前記バッファ素
   子部２に設けたバッファ素子のイネーブル端子に受けて
   入力に応じた出力を生ずるイネーブル状態とし、非常搭
   載時には前記第２の論理レベル信号を前記バッファ素子
   ３のイネーブル端子に受けて入力レベルが変化しても常
   に出力をハイインピーダンスに保つデセーブル状態とす
   ることを特徴とするメモリ容量設定方式。