JPH0528038A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
- Publication number
- JPH0528038A JPH0528038A JP3181433A JP18143391A JPH0528038A JP H0528038 A JPH0528038 A JP H0528038A JP 3181433 A JP3181433 A JP 3181433A JP 18143391 A JP18143391 A JP 18143391A JP H0528038 A JPH0528038 A JP H0528038A
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- JP
- Japan
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- memory
- cache memory
- store
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- control
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 84
- 238000000034 method Methods 0.000 claims description 6
- 230000007246 mechanism Effects 0.000 abstract description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】マルチプロセッサ方式の電子計算機に適用で
き、キャッシュメモリのメモリ空間を分割せずに使用す
ることが可能なキャッシュメモリ制御方式を提供するこ
と。 【構成】プロセッサ１，６は、それぞれ内部にデータキ
ャッシュメモリ２，７と、キャッシュメモリ制御機構
３，８と、ＣＰＵ４，９と、ストアスルー制御禁止フラ
グレジスタ１０，１１とを備え、データバス１２を介し
てメモリ５と接続し、データ一致性保証のためのストア
スルー制御を、データキャッシュメモリ２のデータブロ
ックごとに禁止することを可能とする構成である。
き、キャッシュメモリのメモリ空間を分割せずに使用す
ることが可能なキャッシュメモリ制御方式を提供するこ
と。 【構成】プロセッサ１，６は、それぞれ内部にデータキ
ャッシュメモリ２，７と、キャッシュメモリ制御機構
３，８と、ＣＰＵ４，９と、ストアスルー制御禁止フラ
グレジスタ１０，１１とを備え、データバス１２を介し
てメモリ５と接続し、データ一致性保証のためのストア
スルー制御を、データキャッシュメモリ２のデータブロ
ックごとに禁止することを可能とする構成である。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ制御方
式に関し、特にキャッシュメモリを内蔵したプロセッサ
を複数個装備するマルチプロセッサ方式の電子計算機の
キャッシュメモリ制御方式に関する。
式に関し、特にキャッシュメモリを内蔵したプロセッサ
を複数個装備するマルチプロセッサ方式の電子計算機の
キャッシュメモリ制御方式に関する。
【０００２】
【従来の技術】電子計算機を利用した科学技術計算に有
限要素法による計算がある。例として建築構造計算で
は、構造物を細分化して計算要素とし、計算要素間の影
響は、境界条件として与えて計算要素に対しては全く同
じ計算を行う。
限要素法による計算がある。例として建築構造計算で
は、構造物を細分化して計算要素とし、計算要素間の影
響は、境界条件として与えて計算要素に対しては全く同
じ計算を行う。
【０００３】このような科学技術計算において、従来の
シングルプロセッサ方式の電子計算機では計算要素に対
する計算を計算要素の数分順次に行っていた。
シングルプロセッサ方式の電子計算機では計算要素に対
する計算を計算要素の数分順次に行っていた。
【０００４】マルチプロセッサ方式の電子計算機では、
計算速度を上げるため、メモリをプロセッサごとにその
使用するメモリ空間を分割して、計算要素に対する計算
を並列に行っていた。
計算速度を上げるため、メモリをプロセッサごとにその
使用するメモリ空間を分割して、計算要素に対する計算
を並列に行っていた。
【０００５】個別のプロセッサに専用のメモリを持つ独
立したプロセッサを、メモリあるいはバス結合で互いに
接続する並列プロセッサ方式の電子計算機に於ては、プ
ロセッサ内に自プロセッサ専用のメモリがあるため、上
述したマルチプロセッサ方式の電子計算機の場合のメモ
リの使用空間の分割の手間を省いて計算要素に対する計
算をマルチプロセッサで並列に行っていた。
立したプロセッサを、メモリあるいはバス結合で互いに
接続する並列プロセッサ方式の電子計算機に於ては、プ
ロセッサ内に自プロセッサ専用のメモリがあるため、上
述したマルチプロセッサ方式の電子計算機の場合のメモ
リの使用空間の分割の手間を省いて計算要素に対する計
算をマルチプロセッサで並列に行っていた。
【０００６】さらに、上述した各方式の電子計算機に、
メモリよりアクセスタイムの早いキャッシュメモリを備
えることで、プロセッサのメモリアクセス速度を早くし
て、プロセッサの計算速度を上げ、計算要素に対する計
算に必要な時間を短縮することが行われていた。このと
きの従来のキャッシュメモリ制御方式は、マルチプロセ
ッサ方式の電子計算機の場合、並列に計算要素に対する
計算を行うため、あらかじめ使用するメモリ空間をプロ
セッサごとに分割して使用していた。このため各プロセ
ッサに付加したキャッシュメモリも、キャッシュメモリ
の本来の機能であるメモリとのデータ一致性の保証機能
により、そのキャッシュメモリ全体をプロセッサ自体の
ローカルなメモリとしては扱えず、やはりあらかじめ使
用するメモリ空間をプロセッサごとに分割して使用して
いた。
メモリよりアクセスタイムの早いキャッシュメモリを備
えることで、プロセッサのメモリアクセス速度を早くし
て、プロセッサの計算速度を上げ、計算要素に対する計
算に必要な時間を短縮することが行われていた。このと
きの従来のキャッシュメモリ制御方式は、マルチプロセ
ッサ方式の電子計算機の場合、並列に計算要素に対する
計算を行うため、あらかじめ使用するメモリ空間をプロ
セッサごとに分割して使用していた。このため各プロセ
ッサに付加したキャッシュメモリも、キャッシュメモリ
の本来の機能であるメモリとのデータ一致性の保証機能
により、そのキャッシュメモリ全体をプロセッサ自体の
ローカルなメモリとしては扱えず、やはりあらかじめ使
用するメモリ空間をプロセッサごとに分割して使用して
いた。
【０００７】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ制御方式は、マルチプロセッサ方式の電子計
算機に適用した場合、並列に計算要素に対する計算を行
えるため、計算時間は短くなるが、あらかじめ使用する
メモリ空間をプロセッサごとに分割しなければならず、
又、各プロセッサにキャッシュメモリを付加しても、キ
ャッシュメモリの本来の機能であるメモリとのデータ一
致性の保証機能により、そのキャッシュメモリをプロセ
ッサ自体のローカルなメモリとしては扱えず、やはりあ
らかじめ使用するメモリ空間をプロセッサごとに分割し
なければならず、機能的に分割損が発生するという問題
点がある。
シュメモリ制御方式は、マルチプロセッサ方式の電子計
算機に適用した場合、並列に計算要素に対する計算を行
えるため、計算時間は短くなるが、あらかじめ使用する
メモリ空間をプロセッサごとに分割しなければならず、
又、各プロセッサにキャッシュメモリを付加しても、キ
ャッシュメモリの本来の機能であるメモリとのデータ一
致性の保証機能により、そのキャッシュメモリをプロセ
ッサ自体のローカルなメモリとしては扱えず、やはりあ
らかじめ使用するメモリ空間をプロセッサごとに分割し
なければならず、機能的に分割損が発生するという問題
点がある。
【０００８】本発明の目的は、マルチプロセッサ方式の
電子計算機に適用でき、キャッシュメモリのメモリ空間
を分割せずに使用することが可能なキャッシュメモリ制
御方式を提供することにある。
電子計算機に適用でき、キャッシュメモリのメモリ空間
を分割せずに使用することが可能なキャッシュメモリ制
御方式を提供することにある。
【０００９】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御方式は、プロセッサを複数個装備するマルチプロ
セッサ方式の電子計算機において、前記プロセッサにデ
ータキャッシュメモリと、ストアスルー制御禁止フラグ
レジスタと、前記のストアスルー制御禁止フラグレジス
タの状態によって前記データキャッシュメモリと前記複
数のプロセッサが共通に使用するメモリとのデータ一致
性保証のためのストアスルー制御を前記データキャッシ
ュメモリのデータブロックごとに禁止することを可能と
するデータキャッシュメモリ制御機構とを備える構成で
ある。
リ制御方式は、プロセッサを複数個装備するマルチプロ
セッサ方式の電子計算機において、前記プロセッサにデ
ータキャッシュメモリと、ストアスルー制御禁止フラグ
レジスタと、前記のストアスルー制御禁止フラグレジス
タの状態によって前記データキャッシュメモリと前記複
数のプロセッサが共通に使用するメモリとのデータ一致
性保証のためのストアスルー制御を前記データキャッシ
ュメモリのデータブロックごとに禁止することを可能と
するデータキャッシュメモリ制御機構とを備える構成で
ある。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例のブロック図であ
る。
る。
【００１２】プロセッサ１，６は、それぞれ内部にデー
タキャッシュメモリ２，７と、キャッシュメモリ制御機
構３，８と、ＣＰＵ４，９と、ストアスルー制御禁止フ
ラグレジスタ１０，１１とを備え、データバス１２を介
してメモリ５と接続する。
タキャッシュメモリ２，７と、キャッシュメモリ制御機
構３，８と、ＣＰＵ４，９と、ストアスルー制御禁止フ
ラグレジスタ１０，１１とを備え、データバス１２を介
してメモリ５と接続する。
【００１３】次に動作について説明する。
【００１４】プロセッサ１で、ＣＰＵ４がストアスルー
制御禁止フラグレジスタ１０にストアスルー制御禁止フ
ラグを設定していないときには、ＣＰＵ４からメモリ５
へのライトを、データキャッシュメモリ２とメモリ５と
の間にデータ一致性を保つため、データキャッシュメモ
リ２へのライトとメモリ５へのライトとを同時に行って
いる。又、ストアスルー制御禁止フラグレジスタ１０に
ストアスルー制御禁止フラグを設定しているときは、こ
のストアスルー制御禁止フラグが支配するデータキャッ
シュメモリ２のデータブロックに対するＣＰＵ４からの
メモリライトは、データキャッシュメモリ２に対しての
みライト動作を行い、メモリ５に対してはそのライト動
作を行わない。また、ストアスルー制御禁止フラグレジ
スタ１０にストアスルー制御禁止フラグが設定されてい
るデータキャッシュメモリ２のデータブロックはデータ
キャッシュメモリ２に固定され、ＣＰＵ４からの他のキ
ャッシュアクセスミスヒットでのスワップアウトの対象
にはならない。ストアスルー制御禁止フラグレジスタ１
０にストアスルー制御禁止フラグを設定することにより
それが設定されたデータブロックをメモリ５の領域のコ
ピーではなく、プロセッサ１の専用メモリとして使用で
きる。上記の動作はＣＰＵ６においても同じである。
制御禁止フラグレジスタ１０にストアスルー制御禁止フ
ラグを設定していないときには、ＣＰＵ４からメモリ５
へのライトを、データキャッシュメモリ２とメモリ５と
の間にデータ一致性を保つため、データキャッシュメモ
リ２へのライトとメモリ５へのライトとを同時に行って
いる。又、ストアスルー制御禁止フラグレジスタ１０に
ストアスルー制御禁止フラグを設定しているときは、こ
のストアスルー制御禁止フラグが支配するデータキャッ
シュメモリ２のデータブロックに対するＣＰＵ４からの
メモリライトは、データキャッシュメモリ２に対しての
みライト動作を行い、メモリ５に対してはそのライト動
作を行わない。また、ストアスルー制御禁止フラグレジ
スタ１０にストアスルー制御禁止フラグが設定されてい
るデータキャッシュメモリ２のデータブロックはデータ
キャッシュメモリ２に固定され、ＣＰＵ４からの他のキ
ャッシュアクセスミスヒットでのスワップアウトの対象
にはならない。ストアスルー制御禁止フラグレジスタ１
０にストアスルー制御禁止フラグを設定することにより
それが設定されたデータブロックをメモリ５の領域のコ
ピーではなく、プロセッサ１の専用メモリとして使用で
きる。上記の動作はＣＰＵ６においても同じである。
【００１５】ＣＰＵ４，６は、それぞれがアクセスを行
うメモリ５のデータブロックを、予めリードして、デー
タキャッシュメモリ２，７にそのデータブロックのコピ
ーを格納しておき、その後ストアスルー制御禁止フラグ
１０，１１をそれぞれセットすれば、それぞれのデータ
ブロックへのアクセスは、互いのプロセッサに影響を与
えなくなり、全く同じプログラムを同時にＣＰＵ４，６
で走行させ、それぞれのデータブロックをアクセスする
ことが可能になる。
うメモリ５のデータブロックを、予めリードして、デー
タキャッシュメモリ２，７にそのデータブロックのコピ
ーを格納しておき、その後ストアスルー制御禁止フラグ
１０，１１をそれぞれセットすれば、それぞれのデータ
ブロックへのアクセスは、互いのプロセッサに影響を与
えなくなり、全く同じプログラムを同時にＣＰＵ４，６
で走行させ、それぞれのデータブロックをアクセスする
ことが可能になる。
【００１６】
【発明の効果】以上説明したように、本発明は、プロセ
ッサを複数個装備するマルチプロセッサ方式の電子計算
機の各プロセッサに、データキャッシュメモリと、スト
アスルー制御禁止フラグレジスタと、このストアスルー
制御禁止フラグレジスタの状態によってデータキャッシ
ュメモリと複数のプロセッサが共通に使用するメモリと
のデータ一致性保証のためのストアスルー制御を、デー
タキャッシュメモリのデータブロックごとに禁止するこ
とを可能とするデータキャッシュメモリ制御機構とを備
えることにより、前述した有限要素法のような科学技術
計算を行うため、マルチプロセッサ方式の電子計算機に
適用した場合、同一のプログラムを複数のプロセッサで
同時に走行させることによる、プロセッサ同士が同一の
メモリエリアをアクセスすることから生ずるデータの破
壊を防ぐ目的で、メモリ空間の分割をする必要がなく、
しかも、並列プロセッサ方式の電子計算機の特徴を備え
ることができ、かつ、ストアスルー制御禁止フラグを設
定しなければ、通常のキャッシュメモリをもつマルチプ
ロセッサ方式の電子計算機としても使用できるので、汎
用計算用途にも使用しやすくなるという効果が有る。
ッサを複数個装備するマルチプロセッサ方式の電子計算
機の各プロセッサに、データキャッシュメモリと、スト
アスルー制御禁止フラグレジスタと、このストアスルー
制御禁止フラグレジスタの状態によってデータキャッシ
ュメモリと複数のプロセッサが共通に使用するメモリと
のデータ一致性保証のためのストアスルー制御を、デー
タキャッシュメモリのデータブロックごとに禁止するこ
とを可能とするデータキャッシュメモリ制御機構とを備
えることにより、前述した有限要素法のような科学技術
計算を行うため、マルチプロセッサ方式の電子計算機に
適用した場合、同一のプログラムを複数のプロセッサで
同時に走行させることによる、プロセッサ同士が同一の
メモリエリアをアクセスすることから生ずるデータの破
壊を防ぐ目的で、メモリ空間の分割をする必要がなく、
しかも、並列プロセッサ方式の電子計算機の特徴を備え
ることができ、かつ、ストアスルー制御禁止フラグを設
定しなければ、通常のキャッシュメモリをもつマルチプ
ロセッサ方式の電子計算機としても使用できるので、汎
用計算用途にも使用しやすくなるという効果が有る。
【図１】本発明の一実施例のブロック図である。
１，６ プロセッサ ２，７ データキャッシュメモリ ３，８ キャッシュメモリ制御機構 ４，９ ＣＰＵ ５ メモリ １０，１１ ストアスルー制御禁止フラグレジスタ １２ データバス
Claims (1)
- 【特許請求の範囲】 【請求項１】 プロセッサを複数個装備するマルチプロ
セッサ方式の電子計算機において、前記プロセッサにデ
ータキャッシュメモリと、ストアスルー制御禁止フラグ
レジスタと、前記のストアスルー制御禁止フラグレジス
タの状態によって前記データキャッシュメモリと前記複
数のプロセッサが共通に使用するメモリとのデータ一致
性保証のためのストアスルー制御を前記データキャッシ
ュメモリのデータブロックごとに禁止することを可能と
するデータキャッシュメモリ制御機構とを備えることを
特徴とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181433A JPH0528038A (ja) | 1991-07-23 | 1991-07-23 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181433A JPH0528038A (ja) | 1991-07-23 | 1991-07-23 | キヤツシユメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528038A true JPH0528038A (ja) | 1993-02-05 |
Family
ID=16100691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181433A Pending JPH0528038A (ja) | 1991-07-23 | 1991-07-23 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528038A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580619A (en) * | 1993-11-17 | 1996-12-03 | Nippon Shokubai Co., Ltd. | Organic-inorganic composite particles and production process therefor |
| US5670257A (en) * | 1994-11-15 | 1997-09-23 | Nippon Shokubai Co., Ltd. | Organic-inorganic composite particles and production process therefor |
| JP2011230470A (ja) * | 2010-04-30 | 2011-11-17 | Fuji Xerox Co Ltd | 印刷文書変換装置およびプログラム |
-
1991
- 1991-07-23 JP JP3181433A patent/JPH0528038A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580619A (en) * | 1993-11-17 | 1996-12-03 | Nippon Shokubai Co., Ltd. | Organic-inorganic composite particles and production process therefor |
| US5670257A (en) * | 1994-11-15 | 1997-09-23 | Nippon Shokubai Co., Ltd. | Organic-inorganic composite particles and production process therefor |
| JP2011230470A (ja) * | 2010-04-30 | 2011-11-17 | Fuji Xerox Co Ltd | 印刷文書変換装置およびプログラム |
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