JPH0528040A - 高速メモリアクセス方式 - Google Patents
高速メモリアクセス方式Info
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- JPH0528040A JPH0528040A JP3178111A JP17811191A JPH0528040A JP H0528040 A JPH0528040 A JP H0528040A JP 3178111 A JP3178111 A JP 3178111A JP 17811191 A JP17811191 A JP 17811191A JP H0528040 A JPH0528040 A JP H0528040A
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- 230000015654 memory Effects 0.000 title claims abstract description 153
- 238000000034 method Methods 0.000 claims description 24
- 238000012545 processing Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 238000013507 mapping Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリに対するミスヒットによる
ミスペナルティを軽減し、制御が簡単で、ハード量も比
較的少なく、より高速にメモリをアクセスする。 【構成】 キャッシュメモリ５１を用いて高速アクセス
を行うコンピュータシステムにおいて、該キャッシュメ
モリ５１とは別に、高速なノンキャッシュメモリ５４を
ＣＰＵバス４１に直接接続する。頻繁にアクセスされる
データやコードを、ノンキャッシュメモリ５４に格納
し、該ノンキャッシュメモリ５４とキャッシュメモリ５
１との選択を、メモリコントローラ３２内の判定手段３
２ａにより行う。通常のデータやコードはＣＰＵ３１が
キャッシュメモリ５１を介してアクセスするが、頻繁に
アクセスされるデータやコードは、ＣＰＵ３１がノンキ
ャッシュメモリ５４に対して直接アクセスする。これに
より、メモリアクセス速度がより高速化できる。
ミスペナルティを軽減し、制御が簡単で、ハード量も比
較的少なく、より高速にメモリをアクセスする。 【構成】 キャッシュメモリ５１を用いて高速アクセス
を行うコンピュータシステムにおいて、該キャッシュメ
モリ５１とは別に、高速なノンキャッシュメモリ５４を
ＣＰＵバス４１に直接接続する。頻繁にアクセスされる
データやコードを、ノンキャッシュメモリ５４に格納
し、該ノンキャッシュメモリ５４とキャッシュメモリ５
１との選択を、メモリコントローラ３２内の判定手段３
２ａにより行う。通常のデータやコードはＣＰＵ３１が
キャッシュメモリ５１を介してアクセスするが、頻繁に
アクセスされるデータやコードは、ＣＰＵ３１がノンキ
ャッシュメモリ５４に対して直接アクセスする。これに
より、メモリアクセス速度がより高速化できる。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリを有
するコンピュータシステムにおいて、プログラムの実行
等を高速に行うためのデータやコードの高速メモリアク
セス方式に関するものである。
するコンピュータシステムにおいて、プログラムの実行
等を高速に行うためのデータやコードの高速メモリアク
セス方式に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。
例えば次のような文献に記載されるものがあった。
【０００３】日経データプロ編“３２ビットマイクロプ
ロセッサの全容−企業・戦略・技術・市場動向”、（昭
６１−１２−１０）日経マグロウヒル（株）Ｐ．２４４
−２４５従来、中央処理装置（ＣＰＵ）およびメモリ等
を有するコンピュータシステムにおいて、該ＣＰＵとメ
モリ間の速度差を埋めるために、安価で大容量の低速の
メモリ、中ぐらいの容量でかつ中速なメモリ、および高
価で小容量の高速のメモリ等といったメモリ階層構造を
持っている。通常、この３階層のメモリの内、低速大容
量のメモリは２次メモリと呼ばれハードディスクで構成
され、さらに、中容量中速のメモリはメインメモリと呼
ばれ中速の半導体メモリ（例えば、ダイナミックＲＡ
Ｍ）、小容量高速のメモリはキャッシュメモリと呼ばれ
高速な半導体メモリ（例えば、スタティックＲＡＭ）で
それぞれ構成されている。このようなコンピュータシス
テムの一構成例を図２に示す。
ロセッサの全容−企業・戦略・技術・市場動向”、（昭
６１−１２−１０）日経マグロウヒル（株）Ｐ．２４４
−２４５従来、中央処理装置（ＣＰＵ）およびメモリ等
を有するコンピュータシステムにおいて、該ＣＰＵとメ
モリ間の速度差を埋めるために、安価で大容量の低速の
メモリ、中ぐらいの容量でかつ中速なメモリ、および高
価で小容量の高速のメモリ等といったメモリ階層構造を
持っている。通常、この３階層のメモリの内、低速大容
量のメモリは２次メモリと呼ばれハードディスクで構成
され、さらに、中容量中速のメモリはメインメモリと呼
ばれ中速の半導体メモリ（例えば、ダイナミックＲＡ
Ｍ）、小容量高速のメモリはキャッシュメモリと呼ばれ
高速な半導体メモリ（例えば、スタティックＲＡＭ）で
それぞれ構成されている。このようなコンピュータシス
テムの一構成例を図２に示す。
【０００４】図２は、従来のコンピュータシステムの概
略を示す構成ブロック図である。
略を示す構成ブロック図である。
【０００５】このコンピュータシステムでは、システム
全体をプログラム制御するＣＰＵ１と、複数のメモリの
選択等を行うメモリコントローラ２とを備えている。Ｃ
ＰＵ１には、ＣＰＵバス１１を介してキャッシュメモリ
２１が接続されている。さらに、そのキャッシュメモリ
２１は、システムバス１２に接続され、そのシステムバ
ス１２に、メインメモリ２２及びハードディスク２３が
接続されている。
全体をプログラム制御するＣＰＵ１と、複数のメモリの
選択等を行うメモリコントローラ２とを備えている。Ｃ
ＰＵ１には、ＣＰＵバス１１を介してキャッシュメモリ
２１が接続されている。さらに、そのキャッシュメモリ
２１は、システムバス１２に接続され、そのシステムバ
ス１２に、メインメモリ２２及びハードディスク２３が
接続されている。
【０００６】キャッシュメモリ２１、メインメモリ２２
及びハードディスク２３は、メモリコントローラ２で、
メモリ間の選択やリ―ド／ライト等の制御が行われる。
そのうち、キャッシュメモリ２１は、前記文献に記載さ
れているように、ＣＰＵ１とメインメモリ２２との間に
おかれるアクセス時間の速いメモリである。このキャッ
シュメモリ２１は、メインメモリの内容の一部を該キャ
ッシュメモリ２１上にコピーして該メインメモリ２２へ
のアクセスのほとんどを該キャツシュメモリ２１へのア
クセスで行えるようにすることで、ＣＰＵ１のプログラ
ム実行性能の向上を図る機能を有してる。
及びハードディスク２３は、メモリコントローラ２で、
メモリ間の選択やリ―ド／ライト等の制御が行われる。
そのうち、キャッシュメモリ２１は、前記文献に記載さ
れているように、ＣＰＵ１とメインメモリ２２との間に
おかれるアクセス時間の速いメモリである。このキャッ
シュメモリ２１は、メインメモリの内容の一部を該キャ
ッシュメモリ２１上にコピーして該メインメモリ２２へ
のアクセスのほとんどを該キャツシュメモリ２１へのア
クセスで行えるようにすることで、ＣＰＵ１のプログラ
ム実行性能の向上を図る機能を有してる。
【０００７】キャッシュメモリ２１の容量はメインメモ
リ２２に比べて極めて小さい。そこで、メインメモリ２
２上のデータがキャッシュメモリ２１上のどこに対応づ
けられるかを決める規則が必要である。この対応づけ方
式には、例えばセット・アソシアティブ（Set Associat
ive ）方式、フル・アソシアティブ（Fully Associativ
e ）方式、及びダイレクト・マッピング（Direct Mappi
ng）方式等がある。この内、基本となるセット・アソシ
エティブ方式は、キャッシュメモリ２１とメインメモリ
２２をブロック（ライン）単位に分割し、この単位で対
応づける方式である。
リ２２に比べて極めて小さい。そこで、メインメモリ２
２上のデータがキャッシュメモリ２１上のどこに対応づ
けられるかを決める規則が必要である。この対応づけ方
式には、例えばセット・アソシアティブ（Set Associat
ive ）方式、フル・アソシアティブ（Fully Associativ
e ）方式、及びダイレクト・マッピング（Direct Mappi
ng）方式等がある。この内、基本となるセット・アソシ
エティブ方式は、キャッシュメモリ２１とメインメモリ
２２をブロック（ライン）単位に分割し、この単位で対
応づける方式である。
【０００８】図２のコンピュータシステムにおいて、Ｃ
ＰＵ１がメインメモリ２２をアクセスする場合、そのデ
ータがキャッシュメモリ２１内に存在するとき（これを
キャッシュヒットという）は、直接該キャッシュメモリ
２１の内容を使用することにより、高速アクセスが行わ
れてＣＰＵ１のプログラム実行性能が向上する。これに
対し、アクセスすべきデータがキャッシュメモリ２１内
にない場合（これをキャッシュミスヒットという）、該
当するデータまたはコードをメインメモリ２２よりシス
テムバス１２を介してキャッシュメモリ２１にもってこ
なければならない。更に、種々のメモリのアクセス形態
があるために、１００％のヒット率を保証することは不
可能である。そこで、キャッシュメモリのヒット率を上
げるために、種々の方式が提案されている。
ＰＵ１がメインメモリ２２をアクセスする場合、そのデ
ータがキャッシュメモリ２１内に存在するとき（これを
キャッシュヒットという）は、直接該キャッシュメモリ
２１の内容を使用することにより、高速アクセスが行わ
れてＣＰＵ１のプログラム実行性能が向上する。これに
対し、アクセスすべきデータがキャッシュメモリ２１内
にない場合（これをキャッシュミスヒットという）、該
当するデータまたはコードをメインメモリ２２よりシス
テムバス１２を介してキャッシュメモリ２１にもってこ
なければならない。更に、種々のメモリのアクセス形態
があるために、１００％のヒット率を保証することは不
可能である。そこで、キャッシュメモリのヒット率を上
げるために、種々の方式が提案されている。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
高速メモリアクセス方式では、ＣＰＵ１とメインメモリ
２２の速度差を埋めるために、キャッシュメモリ２１を
用いており、しかもそのキャッシュメモリ２１のヒット
率を上げるために、種々の方式が提案されている。しか
し、これらの種々の方式では、制御が複雑化すると共に
ハード量が増大し、未だ技術的に十分満足のゆく高速メ
モリアクセス方式を提案することが困難であった。
高速メモリアクセス方式では、ＣＰＵ１とメインメモリ
２２の速度差を埋めるために、キャッシュメモリ２１を
用いており、しかもそのキャッシュメモリ２１のヒット
率を上げるために、種々の方式が提案されている。しか
し、これらの種々の方式では、制御が複雑化すると共に
ハード量が増大し、未だ技術的に十分満足のゆく高速メ
モリアクセス方式を提案することが困難であった。
【００１０】本発明は、前記従来技術が持っていた課題
として、制御の複雑化とハード量の増大を招くことな
く、的確な高速メモリアクセスを行うことが困難な点に
ついて解決した高速メモリアクセス方式を提供するもの
である。
として、制御の複雑化とハード量の増大を招くことな
く、的確な高速メモリアクセスを行うことが困難な点に
ついて解決した高速メモリアクセス方式を提供するもの
である。
【００１１】
【課題を解決するための手段】本発明は前記課題を解決
するために、ＣＰＵとメインメモリとの間に設けられた
キャッシュメモリを用いて高速アクセスを行うコンピュ
ータシステムの高速アクセスメモリ方式において、バス
を介して前記ＣＰＵに接続されノンキャッシュでアクセ
ス可能な高速のノンキャッシュメモリと、処理内容に応
じて前記キャッシュメモリ及びノンキャッシュメモリの
うちのいずれが前記ＣＰＵのアクセス対象となっている
かを判定する判定手段とを、設ける。
するために、ＣＰＵとメインメモリとの間に設けられた
キャッシュメモリを用いて高速アクセスを行うコンピュ
ータシステムの高速アクセスメモリ方式において、バス
を介して前記ＣＰＵに接続されノンキャッシュでアクセ
ス可能な高速のノンキャッシュメモリと、処理内容に応
じて前記キャッシュメモリ及びノンキャッシュメモリの
うちのいずれが前記ＣＰＵのアクセス対象となっている
かを判定する判定手段とを、設ける。
【００１２】そして、このノンキャッシュメモリと判定
手段とを用い、アクセス頻度の高いデータやコードを前
記ノンキャッシュメモリに格納しておき、前記判定手段
の判定結果によって指定される前記ノンキャッシュメモ
リに対して前記ＣＰＵが直接アクセスするようにしてい
る。
手段とを用い、アクセス頻度の高いデータやコードを前
記ノンキャッシュメモリに格納しておき、前記判定手段
の判定結果によって指定される前記ノンキャッシュメモ
リに対して前記ＣＰＵが直接アクセスするようにしてい
る。
【００１３】
【作用】本発明によれば、以上のように高速メモリアセ
ス方式を構成したので、ＣＰＵのレジスタの待避、グロ
ーバル変数の格納、高速かつ一定時間で応答が要求され
る割り込み等の処理プログラムを、予めノンキャッシュ
メモリに格納しておく。そして、通常のデータやコード
は、キャッシュメモリを介してＣＰＵがアクセスする。
頻繁にアクセスされるようなデータやコードはノンキャ
ッシュメモリ中に格納されているので、判定手段３２ａ
によって該ノンキャッシュメモリが選択され、それに対
してＣＰＵがアクセスする。
ス方式を構成したので、ＣＰＵのレジスタの待避、グロ
ーバル変数の格納、高速かつ一定時間で応答が要求され
る割り込み等の処理プログラムを、予めノンキャッシュ
メモリに格納しておく。そして、通常のデータやコード
は、キャッシュメモリを介してＣＰＵがアクセスする。
頻繁にアクセスされるようなデータやコードはノンキャ
ッシュメモリ中に格納されているので、判定手段３２ａ
によって該ノンキャッシュメモリが選択され、それに対
してＣＰＵがアクセスする。
【００１４】これにより、簡単な制御で、ハード量の増
加も少なく、より高速にメモリアクセスが行える。従っ
て、前記課題を解決できるのである。
加も少なく、より高速にメモリアクセスが行える。従っ
て、前記課題を解決できるのである。
【００１５】
【実施例】図１は、本発明の実施例を示すコンピュータ
システムの構成ブロック図である。
システムの構成ブロック図である。
【００１６】このコンピュータシステムは、システム全
体をプログラム制御するＣＰＵ３１と、複数のメモリ間
の選択やリード／ライト等の制御を行うメモリコントロ
ーラ３２とを備えている。ＣＰＵ３１は、従来と同様
に、ＣＰＵバス４１を介してキャッシュメモリ５１に接
続され、そのキャッシュメモリ５１がシステムバス４２
に接続されている。システムバス４２には、メインメモ
リ５２及びハードディスク５３が接続されている。
体をプログラム制御するＣＰＵ３１と、複数のメモリ間
の選択やリード／ライト等の制御を行うメモリコントロ
ーラ３２とを備えている。ＣＰＵ３１は、従来と同様
に、ＣＰＵバス４１を介してキャッシュメモリ５１に接
続され、そのキャッシュメモリ５１がシステムバス４２
に接続されている。システムバス４２には、メインメモ
リ５２及びハードディスク５３が接続されている。
【００１７】このコンピュータシステムが従来と異なる
点は、ＣＰＵバス４１に接続されたキャッシュメモリ５
１とは別に、ノンキャッシュでアクセス可能な高速のス
タテックＲＡＭ等のノンキャッシュメモリ５４が、該Ｃ
ＰＵバス４１に接続されている。更に、ＣＰＵ３１で制
御されるメモリコントローラ３２内に、処理内容に応じ
てキャッシュメモリ５１とノンキャッシュメモリ５４の
うちのいずれが該ＣＰＵ３１のアクセス対象になってい
るか否かを判定する判定手段３２ａが設けられている。
点は、ＣＰＵバス４１に接続されたキャッシュメモリ５
１とは別に、ノンキャッシュでアクセス可能な高速のス
タテックＲＡＭ等のノンキャッシュメモリ５４が、該Ｃ
ＰＵバス４１に接続されている。更に、ＣＰＵ３１で制
御されるメモリコントローラ３２内に、処理内容に応じ
てキャッシュメモリ５１とノンキャッシュメモリ５４の
うちのいずれが該ＣＰＵ３１のアクセス対象になってい
るか否かを判定する判定手段３２ａが設けられている。
【００１８】次に、図１のコンピュータシステムにおけ
る高速メモリアクセス方式について説明する。
る高速メモリアクセス方式について説明する。
【００１９】通常のデータやコードはメインメモリ５２
に格納し、頻繁にアクセスされるようなデータやコード
は、予めノンキャッシュメモリ５４中に格納する。例え
ば、割り込み発生時またはＣＰＵ内部のレジスタのオー
バーフロー時のレジスタの待避先及びその待避プログラ
ム、グローバル変数、高速かつ一定時間で応答（リアル
タイム処理）が要求される割り込み等の処理プログラム
を、ノンキャッシュメモリ５４に格納しておく。
に格納し、頻繁にアクセスされるようなデータやコード
は、予めノンキャッシュメモリ５４中に格納する。例え
ば、割り込み発生時またはＣＰＵ内部のレジスタのオー
バーフロー時のレジスタの待避先及びその待避プログラ
ム、グローバル変数、高速かつ一定時間で応答（リアル
タイム処理）が要求される割り込み等の処理プログラム
を、ノンキャッシュメモリ５４に格納しておく。
【００２０】ＣＰＵ３１が通常のデータやコードをアク
セスする場合、メモリコントローラ３２内の判定手段３
２ａがその処理内容を判断してキャッシュメモリ５１を
選択する。すると、ＣＰＵ３１は、通常のデータやコー
ドがキャッシュメモリ５１内に存在する場合、直接、該
キャッシュメモリ５１に対してアクセスする。該当する
データやコードがキャッシュメモリ５１内にないときに
は、メモリコントローラ３２によってメインメモリ５２
が制御され、該当するデータまたはコードを該メインメ
モリ５２よりシステムバス４２を介してキャッシュメモ
リ５２へ転送する。この転送されたデータまたはコード
を、ＣＰＵ３１がアクセスすることになる。
セスする場合、メモリコントローラ３２内の判定手段３
２ａがその処理内容を判断してキャッシュメモリ５１を
選択する。すると、ＣＰＵ３１は、通常のデータやコー
ドがキャッシュメモリ５１内に存在する場合、直接、該
キャッシュメモリ５１に対してアクセスする。該当する
データやコードがキャッシュメモリ５１内にないときに
は、メモリコントローラ３２によってメインメモリ５２
が制御され、該当するデータまたはコードを該メインメ
モリ５２よりシステムバス４２を介してキャッシュメモ
リ５２へ転送する。この転送されたデータまたはコード
を、ＣＰＵ３１がアクセスすることになる。
【００２１】このように通常のデータやコードはキャッ
シュメモリ５１を介しアクセスするが、頻繁にアクセス
されるようなデータやコードは予めノンキャッシュメモ
リ５４に格納されているので、メモリコントローラ３２
内の判定手段３２ａにより、該ノンキャッシュメモリ５
４が選択され、そのノンキャッシュメモリ５４内のデー
タやコードがＣＰＵバス４１を介してＣＰＵ３１でアク
セスされる。この際、ノンキャッシュメモリ５４は、Ｃ
ＰＵ３１のメモリ空間にマッピングし、そのメモリ空間
はキャッシュ領域から除くことにより、キャッシュメモ
リ５１とノンキャッシュメモリ５４とのアクセスに対す
る区別を可能にさせる。
シュメモリ５１を介しアクセスするが、頻繁にアクセス
されるようなデータやコードは予めノンキャッシュメモ
リ５４に格納されているので、メモリコントローラ３２
内の判定手段３２ａにより、該ノンキャッシュメモリ５
４が選択され、そのノンキャッシュメモリ５４内のデー
タやコードがＣＰＵバス４１を介してＣＰＵ３１でアク
セスされる。この際、ノンキャッシュメモリ５４は、Ｃ
ＰＵ３１のメモリ空間にマッピングし、そのメモリ空間
はキャッシュ領域から除くことにより、キャッシュメモ
リ５１とノンキャッシュメモリ５４とのアクセスに対す
る区別を可能にさせる。
【００２２】本実施例の高速メモリアクセス方式では、
次のような利点がある。
次のような利点がある。
【００２３】（ａ）頻繁にアクセスされるようなデータ
やコードは、ノンキャッシュメモリ５４に格納されてい
るので、従来のようにキャッシュメモリ５１に対するキ
ャッシュミスヒット時のミスペナルティが軽減され、Ｃ
ＰＵ３１のプログラム実行性能が向上する。
やコードは、ノンキャッシュメモリ５４に格納されてい
るので、従来のようにキャッシュメモリ５１に対するキ
ャッシュミスヒット時のミスペナルティが軽減され、Ｃ
ＰＵ３１のプログラム実行性能が向上する。
【００２４】（ｂ）ＣＰＵ３１は直接ノンキャッシュメ
モリ５４をアクセス可能であるため、割り込み等のリア
ルタイム処理を高速に行える。このリアルタイム処理上
重要となる応答速度の見積もりが容易になるため、シス
テム設計が簡単になる。
モリ５４をアクセス可能であるため、割り込み等のリア
ルタイム処理を高速に行える。このリアルタイム処理上
重要となる応答速度の見積もりが容易になるため、シス
テム設計が簡単になる。
【００２５】（ｃ）キャッシュメモリ５１とノンキャッ
シュメモリ５４とを判定して選択するための判定手段３
２ａは、回路構成の簡単なデコーダ等で構成できるた
め、ハード量の追加も比較的少なくてすむ。しかも、キ
ャッシュメモリ５１とノンキャッシュメモリ５４とを選
択し、該ノンキャッシュメモリ５４が選択されたときに
は直接、ＣＰＵ３１が該ノンキャッシュメモリ５４に対
してアクセスする構成であるため、制御が簡単である。
シュメモリ５４とを判定して選択するための判定手段３
２ａは、回路構成の簡単なデコーダ等で構成できるた
め、ハード量の追加も比較的少なくてすむ。しかも、キ
ャッシュメモリ５１とノンキャッシュメモリ５４とを選
択し、該ノンキャッシュメモリ５４が選択されたときに
は直接、ＣＰＵ３１が該ノンキャッシュメモリ５４に対
してアクセスする構成であるため、制御が簡単である。
【００２６】（ｄ）ノンキャッシュメモリ５４に対する
アクセス方式は、キャッシュメモリの制御方式（アルゴ
リズム）と独立であるため、キャッシュメモリ５１の制
御方式がセット・アソシアティブ方式等といった種々の
方式にも、本実施例を適用できる。
アクセス方式は、キャッシュメモリの制御方式（アルゴ
リズム）と独立であるため、キャッシュメモリ５１の制
御方式がセット・アソシアティブ方式等といった種々の
方式にも、本実施例を適用できる。
【００２７】（ｅ）高速メモリアクセス方式を実現する
一つの方法として、人間にわかりやすいコンパイラ言語
で書かれたプログラムを機械語に翻訳する翻訳プログラ
ムであるコンパイラを用い、ＣＰＵ３１内のレジスタの
割り付け時間を短縮してアクセス速度の高速化を図る手
法もある。このような手法のＣＰＵ３１に対し、本実施
例のようにノンキャッシュメモリ５４を付加することに
より、コンパイラによるレジスタ割り付けの処理時間を
軽減でき、それによってよりアクセス速度の高速化が可
能となる。
一つの方法として、人間にわかりやすいコンパイラ言語
で書かれたプログラムを機械語に翻訳する翻訳プログラ
ムであるコンパイラを用い、ＣＰＵ３１内のレジスタの
割り付け時間を短縮してアクセス速度の高速化を図る手
法もある。このような手法のＣＰＵ３１に対し、本実施
例のようにノンキャッシュメモリ５４を付加することに
より、コンパイラによるレジスタ割り付けの処理時間を
軽減でき、それによってよりアクセス速度の高速化が可
能となる。
【００２８】なお、本発明は上記実施例に限定されず、
例えば図１のコンピュータシステムに、ＣＰＵ３１を介
することなく入出力装置とメモリ間のデータの転送を行
うＤＭＡ（direct memory access）等の機能ブロックを
付加する等、種々の変形が可能である。
例えば図１のコンピュータシステムに、ＣＰＵ３１を介
することなく入出力装置とメモリ間のデータの転送を行
うＤＭＡ（direct memory access）等の機能ブロックを
付加する等、種々の変形が可能である。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、キャッシュメモリとは別に高速なノンキャッシュ
メモリをバスを介してＣＰＵに接続し、頻繁にアクセス
されるデータやコードをそのノンキャッシュメモリに格
納し、判定手段で選択された該ノンキャッシュメモリに
対してＣＰＵが直接アクセス可能な構成にしたので、キ
ャッシュメモリに対するミスヒットによるミスペナルテ
ィが軽減し、ＣＰＵのプログラム実行性能が向上する。
れば、キャッシュメモリとは別に高速なノンキャッシュ
メモリをバスを介してＣＰＵに接続し、頻繁にアクセス
されるデータやコードをそのノンキャッシュメモリに格
納し、判定手段で選択された該ノンキャッシュメモリに
対してＣＰＵが直接アクセス可能な構成にしたので、キ
ャッシュメモリに対するミスヒットによるミスペナルテ
ィが軽減し、ＣＰＵのプログラム実行性能が向上する。
【００３０】しかも、頻度の高いデータやコードがノン
キャッシュメモリに格納されているので、ＣＰＵは直接
そのデータやコードを利用でき、制御が簡単で、ハード
量の増加も少なく、高速にメモリアクセスができる。従
って、コンピュータシステムの全体の処理速度が向上
し、該コンピュータシステムの信頼性がより向上する。
キャッシュメモリに格納されているので、ＣＰＵは直接
そのデータやコードを利用でき、制御が簡単で、ハード
量の増加も少なく、高速にメモリアクセスができる。従
って、コンピュータシステムの全体の処理速度が向上
し、該コンピュータシステムの信頼性がより向上する。
【図１】本発明の実施例を示すコンピュータシステムの
概略の構成ブロック図である。
概略の構成ブロック図である。
【図２】従来のコンピュータシステムの概略の構成プロ
ック図である。
ック図である。
３１ ＣＰＵ ３２ メモリコントローラ ３２ａ 判定手段 ４１ ＣＰＵバス ５１ キャッシュメモリ ５２ メインメモリ ５４ ノンキャッシュメモリ
Claims (1)
- 【特許請求の範囲】 【請求項１】 中央処理装置とメインメモリとの間に設
けられたキャッシュメモリを用いて高速アクセスを行う
コンピュータシステムの高速メモリアクセス方式におい
て、 バスを介して前記中央処理装置に接続されノンキャッシ
ュでアクセス可能な高速のノンキャッシュメモリと、処
理内容に応じて前記キャッシュメモリ及びノンキャッシ
ュメモリのうちのいずれが前記中央処理装置のアクセス
対象になっているかを判定する判定手段とを用い、 アクセス頻度の高いデータやコードを前記ノンキャッシ
ュメモリに格納しておき、前記判定手段の判定結果によ
って指定される前記ノンキャッシュメモリに対して前記
中央処理装置が直接アクセスすることを特徴とする高速
メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178111A JPH0528040A (ja) | 1991-07-18 | 1991-07-18 | 高速メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178111A JPH0528040A (ja) | 1991-07-18 | 1991-07-18 | 高速メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528040A true JPH0528040A (ja) | 1993-02-05 |
Family
ID=16042851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178111A Withdrawn JPH0528040A (ja) | 1991-07-18 | 1991-07-18 | 高速メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528040A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176313A (ja) * | 1984-02-21 | 1985-09-10 | Matsushita Electric Ind Co Ltd | ハウリング抑圧装置 |
| JPS6160100A (ja) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | ハウリング抑圧装置 |
| WO1995009393A1 (en) * | 1993-09-27 | 1995-04-06 | Apple Computer, Inc. | Apparatus and method for emulation routine instruction issue |
| US5574887A (en) * | 1993-09-20 | 1996-11-12 | Apple Computer, Inc. | Apparatus and method for emulation routine pointer prefetch |
| WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
| US5668969A (en) * | 1993-09-20 | 1997-09-16 | Apple Computer, Inc. | Address selective emulation routine pointer address mapping system |
| US5822762A (en) * | 1994-12-12 | 1998-10-13 | Fujitsu Limited | Information processing device with decision circuits and partitioned address areas |
| US6529711B1 (en) | 1998-05-29 | 2003-03-04 | Nec Corporation | Terminal for wireless communication |
| JP2005301589A (ja) * | 2004-04-09 | 2005-10-27 | Renesas Technology Corp | データ処理装置 |
| US7136965B2 (en) | 2000-08-07 | 2006-11-14 | Nec Corporation | Microcomputer |
-
1991
- 1991-07-18 JP JP3178111A patent/JPH0528040A/ja not_active Withdrawn
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| JP2005301589A (ja) * | 2004-04-09 | 2005-10-27 | Renesas Technology Corp | データ処理装置 |
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