JPH0630075B2 - キャッシュメモリを有するデータ処理装置 - Google Patents
キャッシュメモリを有するデータ処理装置Info
- Publication number
- JPH0630075B2 JPH0630075B2 JP59180434A JP18043484A JPH0630075B2 JP H0630075 B2 JPH0630075 B2 JP H0630075B2 JP 59180434 A JP59180434 A JP 59180434A JP 18043484 A JP18043484 A JP 18043484A JP H0630075 B2 JPH0630075 B2 JP H0630075B2
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- JP
- Japan
- Prior art keywords
- data
- memory
- signal
- cache memory
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、データ処理装置におけるキヤツシユメモリの
制御に関する。
制御に関する。
キヤツシユメモリは、データ取得に要する時間を短縮す
ることによりデータ処理装置の性能を向上させる手段と
して、周知であり、近頃では、マイクロプロセッサにも
採用されるようになつてきた。ところで、必要なデータ
がキヤツシユメモリに入つていない場合には、そのデー
タ又はそれを含むデータブロツクを主メモリからフエツ
チしなければならないが、このフエツチには、通常のフ
エツチ時間に加えて、キヤツシユメモリ内にそのデータ
があるか否かを調べるための時間が必要である。したが
つて、必要なデータがキヤツシユメモリにある確率（以
下ヒツト率という）が低いと、期待した性能向上が達成
できないばかりでなく、オーバヘツドが増して、極端な
場合には、性能低下すらきたしかねない、一般に、命令
については、アクセスの局所性が強いため、比較的小容
量のキヤツシユメモリでも高いヒツト率が得られるが、
オペランドの場合には、局所性が弱いため、効果的なヒ
ツト率を得るには、キヤツシユメモリの容量をある程度
大きくする必要がある。そのため、ミニコンのクラスで
も、４KW前後のキヤツシユメモリを設けるのが普通にな
つている。
ることによりデータ処理装置の性能を向上させる手段と
して、周知であり、近頃では、マイクロプロセッサにも
採用されるようになつてきた。ところで、必要なデータ
がキヤツシユメモリに入つていない場合には、そのデー
タ又はそれを含むデータブロツクを主メモリからフエツ
チしなければならないが、このフエツチには、通常のフ
エツチ時間に加えて、キヤツシユメモリ内にそのデータ
があるか否かを調べるための時間が必要である。したが
つて、必要なデータがキヤツシユメモリにある確率（以
下ヒツト率という）が低いと、期待した性能向上が達成
できないばかりでなく、オーバヘツドが増して、極端な
場合には、性能低下すらきたしかねない、一般に、命令
については、アクセスの局所性が強いため、比較的小容
量のキヤツシユメモリでも高いヒツト率が得られるが、
オペランドの場合には、局所性が弱いため、効果的なヒ
ツト率を得るには、キヤツシユメモリの容量をある程度
大きくする必要がある。そのため、ミニコンのクラスで
も、４KW前後のキヤツシユメモリを設けるのが普通にな
つている。
ところが、いわゆるマイクロプロセッサなどを用いた非
常に小型のデータ処理装置においては、チツプ外部との
データ授受に要する時間がチツプ内部でのそれより格段
に長いことから、キヤツシユメモリをＣＰＵと同じチツ
プに収容したいという要請が強い。しかるに、現在のＬ
ＳＩの集積度では、大容量のキヤツシユメモリをＣＰＵ
と同じチツプの上に作るのが困難なために、５００バイ
ト前後の容量で我慢しなければならないのが現状であ
る。そこで、小容量のキヤツシユメモリでも高いヒツト
率が得られるような工夫が必要になる。
常に小型のデータ処理装置においては、チツプ外部との
データ授受に要する時間がチツプ内部でのそれより格段
に長いことから、キヤツシユメモリをＣＰＵと同じチツ
プに収容したいという要請が強い。しかるに、現在のＬ
ＳＩの集積度では、大容量のキヤツシユメモリをＣＰＵ
と同じチツプの上に作るのが困難なために、５００バイ
ト前後の容量で我慢しなければならないのが現状であ
る。そこで、小容量のキヤツシユメモリでも高いヒツト
率が得られるような工夫が必要になる。
本発明の目的は、キヤツシユメモリのヒツト率を高め、
ひいては、小容量で効率の良いキヤツシユメモリを提供
して、非常に小型のデータ処理装置でもキヤツシユメモ
リの利点を享受できるようにすることにある。
ひいては、小容量で効率の良いキヤツシユメモリを提供
して、非常に小型のデータ処理装置でもキヤツシユメモ
リの利点を享受できるようにすることにある。
本発明は、反覆利用率の高いデータについてのみキヤツ
シユメモリを利用することを意図したものである。そこ
で、本発明は、主メモリアクセス動作が特定の領域に対
するものか否かを判定し、その判定結果に応じて、前記
特定領域に対するデータの読出し又は書込みに際しては
当該データをキヤツシユメモリに写し取り、そして、そ
れ以外の領域からの読出しは、キヤツシユメモリの検索
を待たず、直ちに主メモリに実行させるように、キヤツ
シユメモリ制御回路を構成する。
シユメモリを利用することを意図したものである。そこ
で、本発明は、主メモリアクセス動作が特定の領域に対
するものか否かを判定し、その判定結果に応じて、前記
特定領域に対するデータの読出し又は書込みに際しては
当該データをキヤツシユメモリに写し取り、そして、そ
れ以外の領域からの読出しは、キヤツシユメモリの検索
を待たず、直ちに主メモリに実行させるように、キヤツ
シユメモリ制御回路を構成する。
したがつて、前記特定領域を反覆利用率の高いデータの
ために割当てることにより、小容量であつても効率の良
いキヤツシユメモリが得られる。このようなデータの代
表的なものは、いわゆるスタツク構造のデータである。
ために割当てることにより、小容量であつても効率の良
いキヤツシユメモリが得られる。このようなデータの代
表的なものは、いわゆるスタツク構造のデータである。
すなわち、本願に開示される発明の代表的な実施形態
は、主メモリと共に使用されるデータ処理装置であっ
て、 該データ処理装置は該主メモリの内容の一部の写しを保
持するキヤツシユメモリ（２６）を具備してなり、 上記主メモリ若しくは上記キヤツシユメモリ（２６）の
少なくともいずれか一方に格納されるとともに上記デー
タ処理装置によつてアクセスされ実行される命令は該命
令がサブルーチンのための情報を格納するスタツクをア
クセスするか否かを示すビット情報（１１３）を含んで
なり、 上記データ処理装置は命令中の上記ビツト情報を検出す
る第１の手段（１４）と、上記ビツト情報が上記ビツト
情報を含む上記命令がスタツクへのアクセスを要求する
ことを指示する場合に上記第１の手段（１４）の検出結
果に応答して上記主メモリへアクセスする前に上記キヤ
ツシユメモリ（２６）をアクセスする第２の手段（１
９，２０，２１，２２；２９，３０，３１，３２，３
３，３４）とを具備してなり、 上記ビツト情報が上記ビツト情報を含む上記命令がスタ
ツクへのアクセスを要求しないことを指示する場合に上
記第１の手段（１４）の他の検出結果に応答して上記第
２の手段（１９，２０，２１，２２；２９，３０，３
１，３２，３３，３４）は上記キヤツシユメモリ（２
６）とは無関係に上記主メモリをアクセスすることを特
徴とする。
は、主メモリと共に使用されるデータ処理装置であっ
て、 該データ処理装置は該主メモリの内容の一部の写しを保
持するキヤツシユメモリ（２６）を具備してなり、 上記主メモリ若しくは上記キヤツシユメモリ（２６）の
少なくともいずれか一方に格納されるとともに上記デー
タ処理装置によつてアクセスされ実行される命令は該命
令がサブルーチンのための情報を格納するスタツクをア
クセスするか否かを示すビット情報（１１３）を含んで
なり、 上記データ処理装置は命令中の上記ビツト情報を検出す
る第１の手段（１４）と、上記ビツト情報が上記ビツト
情報を含む上記命令がスタツクへのアクセスを要求する
ことを指示する場合に上記第１の手段（１４）の検出結
果に応答して上記主メモリへアクセスする前に上記キヤ
ツシユメモリ（２６）をアクセスする第２の手段（１
９，２０，２１，２２；２９，３０，３１，３２，３
３，３４）とを具備してなり、 上記ビツト情報が上記ビツト情報を含む上記命令がスタ
ツクへのアクセスを要求しないことを指示する場合に上
記第１の手段（１４）の他の検出結果に応答して上記第
２の手段（１９，２０，２１，２２；２９，３０，３
１，３２，３３，３４）は上記キヤツシユメモリ（２
６）とは無関係に上記主メモリをアクセスすることを特
徴とする。
したがつて、主メモリへのアクセスが主メモリへのデー
タをストアするシクセスである場合で、命令のビツト情
報がスタツクへのシクセスを要求しないことを示す場
合、第２の手段（１９，２０，２１，２２）はデータを
キヤツシユメモリ（２６）にストアすることはない。ま
た、主メモリへのアクセスが主メモリへのデータをスト
アするアクセスである場合で、命令のビツト情報がスタ
ツクへのアクセスを要求することを示す場合、第２の手
段（１９，２０，２１，２２）はデータをキヤツシユメ
モリ（２６）にストアする。かくして、命令を実行する
ためのデータを格納するためのキヤツシユメモリ（２
６）は、反復利用可能性の高いサブルーチンのための情
報を格納するスタツクのデータのみを原則として格納す
るだけでよいので、キヤツシユメモリ（２６）を小容量
としたとしてもヒツト率を高めることができる。
タをストアするシクセスである場合で、命令のビツト情
報がスタツクへのシクセスを要求しないことを示す場
合、第２の手段（１９，２０，２１，２２）はデータを
キヤツシユメモリ（２６）にストアすることはない。ま
た、主メモリへのアクセスが主メモリへのデータをスト
アするアクセスである場合で、命令のビツト情報がスタ
ツクへのアクセスを要求することを示す場合、第２の手
段（１９，２０，２１，２２）はデータをキヤツシユメ
モリ（２６）にストアする。かくして、命令を実行する
ためのデータを格納するためのキヤツシユメモリ（２
６）は、反復利用可能性の高いサブルーチンのための情
報を格納するスタツクのデータのみを原則として格納す
るだけでよいので、キヤツシユメモリ（２６）を小容量
としたとしてもヒツト率を高めることができる。
また、命令がデータのフエツチのアクセスである場合
で、命令のビツト情報がスタツクへのアクセスを要求し
ない場合、キヤツシユメモリ（２６）のアクセスの結果
を持つことなく主メモリへのアクセスが直ちに実施さ
れ、主メモリへのアクセスが高速化される。この効果
は、キヤツシユメモリ（２６）の容量増大に伴うキヤツ
シユメモリ（２６）のアクセス時間の遅延に対して有効
となる。
で、命令のビツト情報がスタツクへのアクセスを要求し
ない場合、キヤツシユメモリ（２６）のアクセスの結果
を持つことなく主メモリへのアクセスが直ちに実施さ
れ、主メモリへのアクセスが高速化される。この効果
は、キヤツシユメモリ（２６）の容量増大に伴うキヤツ
シユメモリ（２６）のアクセス時間の遅延に対して有効
となる。
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
現在のプログラムの多くは高級言語で書かれ、そのデー
タ構造としてスタツクを有しており、それの実行のため
に、データ処理装置はスタツクの機構を備えている。ス
タツク機構は、特に小型のプロセッサの場合、主メモリ
の一部とポインタの組合せによつて実現されることが多
い。第２図は、以下に説明する本発明の実施例が前提と
するスタツクの構造を示す。このスタツクは、主メモリ
上にあつて、各手続の実行時に、各サブルーチンで使用
する局所変数、手続の出口で回復するためのレジスタ退
避値、手続からの戻りアドレス、各手続に対する引数及
び手続実行開始時のフレームポインタ（旧フレームポイ
ンタ）の値を、スタツクの頂部からこの順で記憶してい
る。スタツクポインタは、スタツクの頂部（先頭）のア
ドレスを指しており、フレームポインタは、旧フレーム
ポインタの値が格納されたアドレスを指している。この
ような情報を保持するスタツクについては、アクセスの
局所性が強く、また、反覆アクセスの機会も多い。
タ構造としてスタツクを有しており、それの実行のため
に、データ処理装置はスタツクの機構を備えている。ス
タツク機構は、特に小型のプロセッサの場合、主メモリ
の一部とポインタの組合せによつて実現されることが多
い。第２図は、以下に説明する本発明の実施例が前提と
するスタツクの構造を示す。このスタツクは、主メモリ
上にあつて、各手続の実行時に、各サブルーチンで使用
する局所変数、手続の出口で回復するためのレジスタ退
避値、手続からの戻りアドレス、各手続に対する引数及
び手続実行開始時のフレームポインタ（旧フレームポイ
ンタ）の値を、スタツクの頂部からこの順で記憶してい
る。スタツクポインタは、スタツクの頂部（先頭）のア
ドレスを指しており、フレームポインタは、旧フレーム
ポインタの値が格納されたアドレスを指している。この
ような情報を保持するスタツクについては、アクセスの
局所性が強く、また、反覆アクセスの機会も多い。
以下に説明する実施例のプロセツサは、演算用データ又
は演算結果を保持するためのデータレジスタと、オペラ
ンドのメモリアドレスを指定するためのアドレスレジス
タを、それぞれ８個ずつ備えており、アドレスレジスタ
No.６とNo.７を、それぞれフレームポインタとスタツク
ポインタとして使用するものとする。第３図(a)は、こ
のプロセツサの命令フオーマツトを示す。命令は、演算
の種類、使用するレジスタ、アドレツシングモード等を
指定するオペレーシヨンワードと、アドレス計算用のデ
ータを与える拡張部とからなるのを基本型とするが、指
定するアドレツシングモードの種類によつては、拡張部
を伴わない場合もある。オペレーシヨンワードのビツト
１１ないし９は、演算の一方のオペランドとして使用す
るデータを保持するデータレジスタの番号を示す。他方
のオペランドは、オペレーシヨンワードのビツト５ない
し０によつて指定される。すなわち、ビツト２ないし０
は、このオペランドの取得のために参照すべきレジスタ
の番号を示し、ビツト５ないし３は、アドレツシングモ
ードを示す。
は演算結果を保持するためのデータレジスタと、オペラ
ンドのメモリアドレスを指定するためのアドレスレジス
タを、それぞれ８個ずつ備えており、アドレスレジスタ
No.６とNo.７を、それぞれフレームポインタとスタツク
ポインタとして使用するものとする。第３図(a)は、こ
のプロセツサの命令フオーマツトを示す。命令は、演算
の種類、使用するレジスタ、アドレツシングモード等を
指定するオペレーシヨンワードと、アドレス計算用のデ
ータを与える拡張部とからなるのを基本型とするが、指
定するアドレツシングモードの種類によつては、拡張部
を伴わない場合もある。オペレーシヨンワードのビツト
１１ないし９は、演算の一方のオペランドとして使用す
るデータを保持するデータレジスタの番号を示す。他方
のオペランドは、オペレーシヨンワードのビツト５ない
し０によつて指定される。すなわち、ビツト２ないし０
は、このオペランドの取得のために参照すべきレジスタ
の番号を示し、ビツト５ないし３は、アドレツシングモ
ードを示す。
ビツト５ないし３のビツトパターンとアドレツシングモ
ードの対応は、第３図(b)に示されている。同図におい
て、「データレジスタ」モード及び「アドレスレジス
タ」モードは、それぞれ、指定されたデータレジスタ及
びアドレスレジスタの内容がそのままオペランドとなる
モードである。「アドレスレジスタ間接」モードは、指
定されたアドレスレジスタの内容がオペランドのメモリ
アドレスとして使用されるモードである。「ポストイン
クリメント」モード及び「プリデクリメント」モード
は、基本的にはアドレスレジスタ間接モードと同じであ
るが、ただ、オペランドのストア又はフエツチのそれぞ
れ直後及び直前に、当該アドレスレジスタの内容をそれ
ぞれ＋１及び−１する点が異なる。「デイスプレイスメ
ント付アドレスレジスタ間接」モードは、指定されたア
ドレスレジスタの内容に拡張部の内容を加えた値をオペ
ランドのメモリアドレスとして使用するモードであり、
「デイスプレイメント付プログラムカウンタ相対」モー
ドは、当該命令のアドレス（プログラムカウンタの内
容）に拡張部の内容を加えた値をオペランドのメモリア
ドレスとして使用するモードである。そして、「絶対番
地」モードは、拡張部の内容をそのままオペランドのメ
モリアドレスとして使用するモードである。
ードの対応は、第３図(b)に示されている。同図におい
て、「データレジスタ」モード及び「アドレスレジス
タ」モードは、それぞれ、指定されたデータレジスタ及
びアドレスレジスタの内容がそのままオペランドとなる
モードである。「アドレスレジスタ間接」モードは、指
定されたアドレスレジスタの内容がオペランドのメモリ
アドレスとして使用されるモードである。「ポストイン
クリメント」モード及び「プリデクリメント」モード
は、基本的にはアドレスレジスタ間接モードと同じであ
るが、ただ、オペランドのストア又はフエツチのそれぞ
れ直後及び直前に、当該アドレスレジスタの内容をそれ
ぞれ＋１及び−１する点が異なる。「デイスプレイスメ
ント付アドレスレジスタ間接」モードは、指定されたア
ドレスレジスタの内容に拡張部の内容を加えた値をオペ
ランドのメモリアドレスとして使用するモードであり、
「デイスプレイメント付プログラムカウンタ相対」モー
ドは、当該命令のアドレス（プログラムカウンタの内
容）に拡張部の内容を加えた値をオペランドのメモリア
ドレスとして使用するモードである。そして、「絶対番
地」モードは、拡張部の内容をそのままオペランドのメ
モリアドレスとして使用するモードである。
スタツクへのアクセスは、アドレスレジスタNo.６（フ
レームポインタ）又はNo.７（スタツクポインタ）を指
定するとともに、アドレツシングモードとして、「アド
レスレジスタ間接」、「ポストインクリメント」、「プ
リデクリメント」又は「デイスプレイスメント付アドレ
スレジスタ間接」のうちの、いずれかを用いて実行され
る。これらのスタツクへのアクセスの態様を総称して、
スタツクアクセスモードと呼ぶことにする。したがつ
て、スタツクアクセスモードでは、オペレーシヨンワー
ドの下位６ビツトは、“０１０１１０”、“０１０１１
１”、“０１１１１０”、“０１１１１１”、“１００
１１０”、“１００１１１”、“１０１１１０”又は
“１０１１１１”のいずれかである。
レームポインタ）又はNo.７（スタツクポインタ）を指
定するとともに、アドレツシングモードとして、「アド
レスレジスタ間接」、「ポストインクリメント」、「プ
リデクリメント」又は「デイスプレイスメント付アドレ
スレジスタ間接」のうちの、いずれかを用いて実行され
る。これらのスタツクへのアクセスの態様を総称して、
スタツクアクセスモードと呼ぶことにする。したがつ
て、スタツクアクセスモードでは、オペレーシヨンワー
ドの下位６ビツトは、“０１０１１０”、“０１０１１
１”、“０１１１１０”、“０１１１１１”、“１００
１１０”、“１００１１１”、“１０１１１０”又は
“１０１１１１”のいずれかである。
第１図は、本発明の一実施例を示す。この実施例は、ス
タツク領域へのアクセスに対してキヤツシユメモリを利
用する場合である。命令制御回路１０は、オペレーシヨ
ンワードを保持するレジスタ（ＩＲ）１１を含み、命令
を解読して、プロセッサ１の内外に制御信号を供給す
る。レジスタ群１３は、前述した８個のデータレジスタ
と８個のアドレスレジスタの集合を表わす。オペランド
に対する演算とアドレス計算は演算器（ＡＬＵ）１２に
よつて遂行されて、算出されたデータはレジスタ群１３
中の指定されたレジスタに格納され、アドレス値はメモ
リアドレスレジスタ（ＭＡＲ）１５に格納される。モー
ド判定デコーダ１４は、ＩＲ１１の下位６ビツト１１３
を解読して、スタツクアクセスモードが指定されていれ
ば（すなわち前述した８種のビツトパターンであれ
ば）、信号１１４をオンにする。連想メモリ２６は、キ
ヤツシユメモリとして用いられており、アドレスをイン
デツクスとして検索されて、当該アドレスのデータを保
持していれば、フリツプフロツプ２７をセツトして、信
号１１８をオンにする。信号１１１はストア指示信号、
同１１６はフエツチ指示信号、同１１９はアドレス値、
同１２０はフエツチされたデータ、同１２１はストアす
べきデータ、同１２２は主メモリの動作終了通知信号で
あつて、これらは図示されていない主メモリと接続され
ている。フエツチされたデータや命令は、読出しデータ
レジスタ（ＲＤＲ）１６に一旦格納され、また、ストア
すべきデータは、書込みデータレジスタ（ＷＤＲ）１７
に準備される。セレクタ２３は、ＲＤＲ１６へ格納する
データとして、連想メモリ２６の出力又は主メモリから
のフエツチデータ１２０の一方を選択し、セレクタ２８
は、連想メモリ２６への書込みデータとして、主メモリ
からのフエツチデータ１２０又はそこへのストアデータ
１２１の一方を選択する。カウンタ２４は、連想メモリ
２６への書込みのためのエントリ位置を指定する。ＡＮ
Ｄゲート１９〜２１及びＯＲゲート２２は、キヤツシユ
書込み指示信号１１５を発生するための論理回路を構成
し、否定回路２９，３３、遅延回路３４、ＡＮＤゲート
３０，３２及びＯＲゲート３１は、フエツチ指示信号１
１６を発生するための論理回路を構成する。ＡＮＤゲー
ト２５，３５及びＯＲゲート１８の機能は、全体の動作
と共に後述する。
タツク領域へのアクセスに対してキヤツシユメモリを利
用する場合である。命令制御回路１０は、オペレーシヨ
ンワードを保持するレジスタ（ＩＲ）１１を含み、命令
を解読して、プロセッサ１の内外に制御信号を供給す
る。レジスタ群１３は、前述した８個のデータレジスタ
と８個のアドレスレジスタの集合を表わす。オペランド
に対する演算とアドレス計算は演算器（ＡＬＵ）１２に
よつて遂行されて、算出されたデータはレジスタ群１３
中の指定されたレジスタに格納され、アドレス値はメモ
リアドレスレジスタ（ＭＡＲ）１５に格納される。モー
ド判定デコーダ１４は、ＩＲ１１の下位６ビツト１１３
を解読して、スタツクアクセスモードが指定されていれ
ば（すなわち前述した８種のビツトパターンであれ
ば）、信号１１４をオンにする。連想メモリ２６は、キ
ヤツシユメモリとして用いられており、アドレスをイン
デツクスとして検索されて、当該アドレスのデータを保
持していれば、フリツプフロツプ２７をセツトして、信
号１１８をオンにする。信号１１１はストア指示信号、
同１１６はフエツチ指示信号、同１１９はアドレス値、
同１２０はフエツチされたデータ、同１２１はストアす
べきデータ、同１２２は主メモリの動作終了通知信号で
あつて、これらは図示されていない主メモリと接続され
ている。フエツチされたデータや命令は、読出しデータ
レジスタ（ＲＤＲ）１６に一旦格納され、また、ストア
すべきデータは、書込みデータレジスタ（ＷＤＲ）１７
に準備される。セレクタ２３は、ＲＤＲ１６へ格納する
データとして、連想メモリ２６の出力又は主メモリから
のフエツチデータ１２０の一方を選択し、セレクタ２８
は、連想メモリ２６への書込みデータとして、主メモリ
からのフエツチデータ１２０又はそこへのストアデータ
１２１の一方を選択する。カウンタ２４は、連想メモリ
２６への書込みのためのエントリ位置を指定する。ＡＮ
Ｄゲート１９〜２１及びＯＲゲート２２は、キヤツシユ
書込み指示信号１１５を発生するための論理回路を構成
し、否定回路２９，３３、遅延回路３４、ＡＮＤゲート
３０，３２及びＯＲゲート３１は、フエツチ指示信号１
１６を発生するための論理回路を構成する。ＡＮＤゲー
ト２５，３５及びＯＲゲート１８の機能は、全体の動作
と共に後述する。
以下、この装置の動作を、スタツクアクセスモードでの
フエツチ、スタツクアクセスモード以外のモードでのフ
エツチ、スタツクアクセスモードでのストア、そしてス
タツクアクセスモード以外のモードでのストアを行う場
合について、順次説明する。なお、以下の説明で、各命
令のオペレーシヨンワードはレジスタ１１にセツトされ
ているものとする。
フエツチ、スタツクアクセスモード以外のモードでのフ
エツチ、スタツクアクセスモードでのストア、そしてス
タツクアクセスモード以外のモードでのストアを行う場
合について、順次説明する。なお、以下の説明で、各命
令のオペレーシヨンワードはレジスタ１１にセツトされ
ているものとする。
オペランドのフエツチを行う場合、オペランドアドレス
がＡＬＵ１２で計算されてＭＡＲ１５にセツトされ、信
号１１９に出力される。次いで、命令制御回路１０は、
内部フエツチ指示信号１１２をオンにして、フエツチ動
作を開始する。オペランドアドレス（信号１１９）は連
想メモリ２６に入力されており、このアドレス値に基づ
く検索の結果、該当するアドレスのデータがあればフリ
ツプフロツプ２７には“１”が、また存在しなければ
“０”が、それぞれラッチされる。スタツクアクセスモ
ードでは、デコーダ１４の出力信号１１４がオンなの
で、ＡＮＤゲート３０はオンとならず、したがつて、Ａ
ＮＤゲート３２がオンとなつた場合にのみフエツチ指示
信号１１６がオンになる。遅延回路３４は、連想メモリ
２６の検索が終了するまで信号１１２を遅らせる働きを
する。
がＡＬＵ１２で計算されてＭＡＲ１５にセツトされ、信
号１１９に出力される。次いで、命令制御回路１０は、
内部フエツチ指示信号１１２をオンにして、フエツチ動
作を開始する。オペランドアドレス（信号１１９）は連
想メモリ２６に入力されており、このアドレス値に基づ
く検索の結果、該当するアドレスのデータがあればフリ
ツプフロツプ２７には“１”が、また存在しなければ
“０”が、それぞれラッチされる。スタツクアクセスモ
ードでは、デコーダ１４の出力信号１１４がオンなの
で、ＡＮＤゲート３０はオンとならず、したがつて、Ａ
ＮＤゲート３２がオンとなつた場合にのみフエツチ指示
信号１１６がオンになる。遅延回路３４は、連想メモリ
２６の検索が終了するまで信号１１２を遅らせる働きを
する。
該当するデータが連想メモリ２６に存在する場合には、
信号１１８がオンとなり、ＡＮＤゲート３２はオンとな
ることができないので、信号１１６もオフのままであ
る。すなわち、主メモリでのフエツチ動作は行われな
い。そして、信号１１６がオフの場合、セレクタ２３は
連想メモリ２６から読出されたデータをＲＤＲ１６へ送
る。一方、ＡＮＤゲート３５及びＯＲゲート１８の働き
により信号１１０がオンにされ、命令制御回路１０にフ
エツチの完了が通知される。命令制御回路１０はＲＤＲ
１６にデータをラッチし、そこでフエツチ動作を終了す
る。すなわち、この場合には、連想メモリ２６からの読
出しのみが行われる。
信号１１８がオンとなり、ＡＮＤゲート３２はオンとな
ることができないので、信号１１６もオフのままであ
る。すなわち、主メモリでのフエツチ動作は行われな
い。そして、信号１１６がオフの場合、セレクタ２３は
連想メモリ２６から読出されたデータをＲＤＲ１６へ送
る。一方、ＡＮＤゲート３５及びＯＲゲート１８の働き
により信号１１０がオンにされ、命令制御回路１０にフ
エツチの完了が通知される。命令制御回路１０はＲＤＲ
１６にデータをラッチし、そこでフエツチ動作を終了す
る。すなわち、この場合には、連想メモリ２６からの読
出しのみが行われる。
該当するデータが連想メモリ２６に存在しない場合、信
号１１８がオフとなるので、遅延回路３４による遅延の
後に、ＡＮＤゲート３２がオンとなり、フエツチ指示信
号１１６がオンとなる。信号１１６がオンとなると、図
示されていない主メモリは、信号１１９で示されるアド
レスのデータを読出して、信号１２０に出力し、それか
ら信号１２２をオンにする。信号１２２がオンとなる
と、ＯＲゲート１８を介して信号１１０がオンにされ、
命令制御回路１０にフエツチの完了が通知される。命令
制御回路はＲＤＲ１６にデータをラッチしようとする
が、このとき信号１１６がオンであるため、セレクタ２
３は信号１２０の方を選択し、かくて主メモリから読出
されたデータ１２０がＲＤＲ１６にラッチされる。ま
た、信号１２２がオンとなると、スタツクアクセスモー
ド、すなわち信号１１４がオンであることから、ＡＮＤ
ゲート１９の出力がオンになり、ＯＲゲート２２を介し
てキヤツシユ書込み指示信号１１５がオンになつて、連
想メモリ２６に書込みを指示する。連想メモリ２６に
は、書込みデータとして、信号１１６で切換えられたセ
レクタ２８を介して信号１２０（主メモリの出力）が入
力されている。信号１１８がオフの状態で書き込み指示
されると、カウンタ２４によつて示される連想メモリ２
６のエントリにアドレス（信号１１９）とデータ（信号
１２０）が書込まれる。カウンタ２４の値は、ＡＮＤゲ
ート２５の出力が信号１１５と否定回路３３の出力によ
りオンとなるため、カウントアツプされる。以上のよう
に、スタツクアクセスモードでフエツチを行つたときに
該当するアドレスのデータが連想メモリ２６に存在しな
ければ、主メモリから読出されたデータとそのアドレス
が連想メモリ２６に書込まれる。
号１１８がオフとなるので、遅延回路３４による遅延の
後に、ＡＮＤゲート３２がオンとなり、フエツチ指示信
号１１６がオンとなる。信号１１６がオンとなると、図
示されていない主メモリは、信号１１９で示されるアド
レスのデータを読出して、信号１２０に出力し、それか
ら信号１２２をオンにする。信号１２２がオンとなる
と、ＯＲゲート１８を介して信号１１０がオンにされ、
命令制御回路１０にフエツチの完了が通知される。命令
制御回路はＲＤＲ１６にデータをラッチしようとする
が、このとき信号１１６がオンであるため、セレクタ２
３は信号１２０の方を選択し、かくて主メモリから読出
されたデータ１２０がＲＤＲ１６にラッチされる。ま
た、信号１２２がオンとなると、スタツクアクセスモー
ド、すなわち信号１１４がオンであることから、ＡＮＤ
ゲート１９の出力がオンになり、ＯＲゲート２２を介し
てキヤツシユ書込み指示信号１１５がオンになつて、連
想メモリ２６に書込みを指示する。連想メモリ２６に
は、書込みデータとして、信号１１６で切換えられたセ
レクタ２８を介して信号１２０（主メモリの出力）が入
力されている。信号１１８がオフの状態で書き込み指示
されると、カウンタ２４によつて示される連想メモリ２
６のエントリにアドレス（信号１１９）とデータ（信号
１２０）が書込まれる。カウンタ２４の値は、ＡＮＤゲ
ート２５の出力が信号１１５と否定回路３３の出力によ
りオンとなるため、カウントアツプされる。以上のよう
に、スタツクアクセスモードでフエツチを行つたときに
該当するアドレスのデータが連想メモリ２６に存在しな
ければ、主メモリから読出されたデータとそのアドレス
が連想メモリ２６に書込まれる。
スタツクアクセスモード以外のモードでフエツチを行う
場合、信号１１４がオフなので、信号１１２がオンにな
ると、ＡＮＤゲート３０、ＯＲゲート３１を介して、直
ちにフエツチ指示信号１１６がオンにされ、主メモリで
の読出し動作が開始する。主メモリのデータ読出しが完
了すると、信号１２２がオンにされ、ＯＲゲート１８、
信号１１０を介して命令制御回路１０にフエツチの完了
を通知する。主メモリから読出されたデータ１２０は、
信号１１６で切換えられたセレクタ２３を介してＲＤＲ
１６にラッチされる。ただし、このとき信号１１４がオ
フであるため、信号１１５がオンになることはなく、し
たがつて、連想メモリ２６への書込みは行われない。す
なわち、スタツクアクセスモード以外のモードにおける
フエツチ動作は、直ちに主メモリに対して実施され、連
想メモリ２６は全く無関係となる。
場合、信号１１４がオフなので、信号１１２がオンにな
ると、ＡＮＤゲート３０、ＯＲゲート３１を介して、直
ちにフエツチ指示信号１１６がオンにされ、主メモリで
の読出し動作が開始する。主メモリのデータ読出しが完
了すると、信号１２２がオンにされ、ＯＲゲート１８、
信号１１０を介して命令制御回路１０にフエツチの完了
を通知する。主メモリから読出されたデータ１２０は、
信号１１６で切換えられたセレクタ２３を介してＲＤＲ
１６にラッチされる。ただし、このとき信号１１４がオ
フであるため、信号１１５がオンになることはなく、し
たがつて、連想メモリ２６への書込みは行われない。す
なわち、スタツクアクセスモード以外のモードにおける
フエツチ動作は、直ちに主メモリに対して実施され、連
想メモリ２６は全く無関係となる。
次に、スタツクアクセスモードでストアを行うときの動
作について説明する。ストアを行う場合、命令制御回路
１０は、まずストアアドレスをＭＡＲ１５にセツトし、
次いで、ストアすべきデータをＷＤＲ１７にセツトし、
最後に信号１１１をオンにしてストア動作を開始する。
信号１１１がオンになると、主メモリは信号１１９が示
すアドレスに信号１２１上のデータを書込む。これと並
行して、連想メモリ２６の検索が行われ、結果が信号１
１８に出力される。主メモリは、データの書込みが終了
すると、信号１２２をオンにして動作終了を通知する。
この時、信号１１４はオンであり、かつ、ストア指示信
号１１１もオンであるから、信号１２２がオンになると
ＡＮＤゲート２０の出力がオンになつて、ＯＲゲート２
２を介して信号１１５がオンになり、連想メモリ２６へ
の書込みが指示される。
作について説明する。ストアを行う場合、命令制御回路
１０は、まずストアアドレスをＭＡＲ１５にセツトし、
次いで、ストアすべきデータをＷＤＲ１７にセツトし、
最後に信号１１１をオンにしてストア動作を開始する。
信号１１１がオンになると、主メモリは信号１１９が示
すアドレスに信号１２１上のデータを書込む。これと並
行して、連想メモリ２６の検索が行われ、結果が信号１
１８に出力される。主メモリは、データの書込みが終了
すると、信号１２２をオンにして動作終了を通知する。
この時、信号１１４はオンであり、かつ、ストア指示信
号１１１もオンであるから、信号１２２がオンになると
ＡＮＤゲート２０の出力がオンになつて、ＯＲゲート２
２を介して信号１１５がオンになり、連想メモリ２６へ
の書込みが指示される。
ここで、書込みアドレスと一致するアドレスが連想メモ
リ２６に存在しない場合には、信号１１８がオフなの
で、連想メモリ２６のカウンタ２４によつて示されるエ
ントリに、アドレスとデータの双方が書込まれる。他
方、書込みアドレスと一致するアドレスが連想メモリ２
６に存在する場合には、信号１１８がオンとなつてお
り、その結果、連想メモリ２６の該当するエントリに、
データのみが書込まれる。このように、スタツクアクセ
スモードでのストアの場合、主メモリにストアされるデ
ータは必ず連想メモリ２６にも書込まれる。なお、連想
メモリ２６に空きがなくなつた場合には、従来のキヤツ
シユメモリと同様に、最も不要と目される古いデータを
捨てて、そこに新しいデータを書込む。
リ２６に存在しない場合には、信号１１８がオフなの
で、連想メモリ２６のカウンタ２４によつて示されるエ
ントリに、アドレスとデータの双方が書込まれる。他
方、書込みアドレスと一致するアドレスが連想メモリ２
６に存在する場合には、信号１１８がオンとなつてお
り、その結果、連想メモリ２６の該当するエントリに、
データのみが書込まれる。このように、スタツクアクセ
スモードでのストアの場合、主メモリにストアされるデ
ータは必ず連想メモリ２６にも書込まれる。なお、連想
メモリ２６に空きがなくなつた場合には、従来のキヤツ
シユメモリと同様に、最も不要と目される古いデータを
捨てて、そこに新しいデータを書込む。
スタツクアクセスモード以外のモードでストアを行う場
合の動作は、以下の点を除いてスタツクアクセスモード
のストア動作と同一である。すなわち、スタツクアクセ
スモード以外のモードの場合、信号１１４はオフなの
で、主メモリからの動作終了通知信号１２２がオンにな
つても、ＡＮＤゲート２０の出力はオンしない。ただ、
信号１１８がオンのとき、すなわちストアアドレスと一
致するアドレスが連想メモリ２６に存在するときのみ、
ＡＮＤゲート２１、ＯＲゲート２２を介して信号１１５
がオンし、連想メモリ２６への書き込み（データのみ）
が指示される。これにより、連想メモリ２６に保持され
ているデータと主メモリ上の対応するアドレスのデータ
との一致が保たれる。
合の動作は、以下の点を除いてスタツクアクセスモード
のストア動作と同一である。すなわち、スタツクアクセ
スモード以外のモードの場合、信号１１４はオフなの
で、主メモリからの動作終了通知信号１２２がオンにな
つても、ＡＮＤゲート２０の出力はオンしない。ただ、
信号１１８がオンのとき、すなわちストアアドレスと一
致するアドレスが連想メモリ２６に存在するときのみ、
ＡＮＤゲート２１、ＯＲゲート２２を介して信号１１５
がオンし、連想メモリ２６への書き込み（データのみ）
が指示される。これにより、連想メモリ２６に保持され
ているデータと主メモリ上の対応するアドレスのデータ
との一致が保たれる。
以上に述べたように、本実施例によれば、書込んだデー
タをすぐに読出したり、一度読出したデータをすぐにま
た読出すことの多いスタツクについてのみ、キヤツシユ
メモリを利用することになるので、すべてのアクセス対
象データについてキヤツシユメモリを使用する通常のキ
ヤツシユ方式にくらべて、少ない容量のキヤツシユメモ
リでも高いヒツト率を得ることができる。
タをすぐに読出したり、一度読出したデータをすぐにま
た読出すことの多いスタツクについてのみ、キヤツシユ
メモリを利用することになるので、すべてのアクセス対
象データについてキヤツシユメモリを使用する通常のキ
ヤツシユ方式にくらべて、少ない容量のキヤツシユメモ
リでも高いヒツト率を得ることができる。
なお、本実施例は、アクセス対象のデータ自体のみをキ
ヤツシユメモリに写す方式であるが、ブロツク単位で写
し取る方式においても、本発明は同様に適用しうる。
ヤツシユメモリに写す方式であるが、ブロツク単位で写
し取る方式においても、本発明は同様に適用しうる。
本発明によれば、利用率の高いデータについてのみキヤ
ツシユメモリを利用することができる結果、ヒツト率を
高め、ひいては小容量で効率の良いキヤツシユメモリを
得ることができるので、非常に小型のデータ処理装置で
もキヤツシユメモリの利点を享受することができ、例え
ば、小さいチツプサイズで高性能のマイクロプロセッサ
が実現できるなど、その効果は顕著である。
ツシユメモリを利用することができる結果、ヒツト率を
高め、ひいては小容量で効率の良いキヤツシユメモリを
得ることができるので、非常に小型のデータ処理装置で
もキヤツシユメモリの利点を享受することができ、例え
ば、小さいチツプサイズで高性能のマイクロプロセッサ
が実現できるなど、その効果は顕著である。
第１図は本発明の一実施例のブロツクダイヤグラム、第
２図はスタツクの構造の模式図、第３図は第１図の実施
例における命令フオーマツトとアクセスモードの対照図
である。 １０……命令制御回路、１１……命令レジスタ、１４…
…アクセスモード判定デコーダ、１５……メモリアドレ
スレジスタ、１６……読出しデータレジスタ、１７……
書込みデータレジスタ、２６……キヤツシユメモリとし
ての連想メモリ、２３，２８……セレクタ、１９〜２２
……キヤツシユ書込み指示信号発生回路、２９〜３４…
…フエツチ指示信号発生回路。
２図はスタツクの構造の模式図、第３図は第１図の実施
例における命令フオーマツトとアクセスモードの対照図
である。 １０……命令制御回路、１１……命令レジスタ、１４…
…アクセスモード判定デコーダ、１５……メモリアドレ
スレジスタ、１６……読出しデータレジスタ、１７……
書込みデータレジスタ、２６……キヤツシユメモリとし
ての連想メモリ、２３，２８……セレクタ、１９〜２２
……キヤツシユ書込み指示信号発生回路、２９〜３４…
…フエツチ指示信号発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 相本 毅 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西向井 忠彦 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭54−128640（ＪＰ，Ａ) 特開 昭56−3485（ＪＰ，Ａ)
Claims (3)
- 【請求項１】主メモリと共に使用されるデータ処理装置
であって、 該データ処理装置は、該主メモリの内容の一部の写しを
保持するキヤツシユメモリを具備してなり、 上記主メモリ若しくは上記キヤツシユメモリの少なくと
もいずれか一方に格納されるとともに上記データ処理装
置によつてアクセスされ実行される命令は、該命令がサ
ブルーチンのための情報を格納するスタツクをアクセス
するか否かを示すビツト情報を含んでなり、 上記データ処理装置は、命令中の上記ビツト情報を検出
する第１の手段と、上記ビツト情報が上記ビツト情報を
含む上記命令がスタツクへのアクセスを要求することを
指示する場合に上記第１の手段の検出結果に応答して上
記主メモリへアクセスする前に上記キヤツシユメモリを
アクセスする第２の手段とを具備してなり、 上記ビツト情報が上記ビツト情報を含む上記命令がスタ
ツクへのアクセスを要求しないことを指示する場合に上
記第１の手段の他の検出結果に応答して、上記第２の手
段は、上記キヤツシユメモリと無関係に上記主メモリを
アクセスすることを特徴とするデータ処理装置。 - 【請求項２】上記データ処理装置はＬＳＩチツプに形成
されたマイクロプロセツサであり、上記キヤツシユメモ
リは上記チツプ内に形成されてなることを特徴とする特
許請求の範囲第１項に記載のデータ処理装置。 - 【請求項３】上記キヤツシユメモリは連想メモリである
ことを特徴とする特許請求の範囲第１項又は第２項に記
載のデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180434A JPH0630075B2 (ja) | 1984-08-31 | 1984-08-31 | キャッシュメモリを有するデータ処理装置 |
| KR1019850005746A KR920005292B1 (ko) | 1984-08-31 | 1985-08-09 | 캐시메모리를 갖는 마이크로 프로세서 |
| US06/768,572 US4937738A (en) | 1984-08-31 | 1985-08-23 | Data processing system which selectively bypasses a cache memory in fetching information based upon bit information of an instruction |
| EP85110962A EP0173981A3 (en) | 1984-08-31 | 1985-08-30 | Cache memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180434A JPH0630075B2 (ja) | 1984-08-31 | 1984-08-31 | キャッシュメモリを有するデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159554A JPS6159554A (ja) | 1986-03-27 |
| JPH0630075B2 true JPH0630075B2 (ja) | 1994-04-20 |
Family
ID=16083177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180434A Expired - Lifetime JPH0630075B2 (ja) | 1984-08-31 | 1984-08-31 | キャッシュメモリを有するデータ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4937738A (ja) |
| EP (1) | EP0173981A3 (ja) |
| JP (1) | JPH0630075B2 (ja) |
| KR (1) | KR920005292B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824098A (ja) * | 1994-07-20 | 1996-01-30 | Hakohide Shiki Seisakusho:Kk | 額縁枠の構成部材及びこれを用いた額縁枠並びにこれらの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2881760B2 (ja) * | 1986-12-24 | 1999-04-12 | 日本精工株式会社 | 無段変速機と有段変速機とを備えた車両用複合変速機 |
| JP2617974B2 (ja) * | 1988-03-08 | 1997-06-11 | 富士通株式会社 | データ処理装置 |
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| JP6155723B2 (ja) * | 2013-03-18 | 2017-07-05 | 富士通株式会社 | レーダ装置及びプログラム |
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| JPS54128640A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Control system for cash memory |
| US4338663A (en) * | 1978-10-25 | 1982-07-06 | Digital Equipment Corporation | Calling instructions for a data processing system |
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