JPH0528082A - 入出力データ転送回路 - Google Patents
入出力データ転送回路Info
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- JPH0528082A JPH0528082A JP18143491A JP18143491A JPH0528082A JP H0528082 A JPH0528082 A JP H0528082A JP 18143491 A JP18143491 A JP 18143491A JP 18143491 A JP18143491 A JP 18143491A JP H0528082 A JPH0528082 A JP H0528082A
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- 230000005764 inhibitory process Effects 0.000 claims description 7
- 108091006146 Channels Proteins 0.000 description 119
- 238000010586 diagram Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】
【目的】低速チャネルでは１つの入力データバッファを
共通に使用することにより、ハードウェア量の削減をは
かる。 【構成】データバッファＡ４０は高速チャネルに対応
し、データハッファＢ５０は低速チャネルに対応する。
チャネル優先判定回路６０ａで選択されたチャネルの入
力転送要求ｂとチャネル番号ｃとにより、それらを受け
た転送データ制御回路Ｃ２０ａ及び転送データ制御回路
Ｄ３０は高速チャネルか低速チャネルかを判断し、デー
タバッファＡ４０及びデータバッファＢ５０をそれぞれ
制御する。そして、入力制御転送回路１０はデータセレ
クタ７０によりデータバッファＡ４０又はデータバッフ
ァＢ５０のいずれかを選択し、主記憶装置に対しデータ
の転送を行う。
共通に使用することにより、ハードウェア量の削減をは
かる。 【構成】データバッファＡ４０は高速チャネルに対応
し、データハッファＢ５０は低速チャネルに対応する。
チャネル優先判定回路６０ａで選択されたチャネルの入
力転送要求ｂとチャネル番号ｃとにより、それらを受け
た転送データ制御回路Ｃ２０ａ及び転送データ制御回路
Ｄ３０は高速チャネルか低速チャネルかを判断し、デー
タバッファＡ４０及びデータバッファＢ５０をそれぞれ
制御する。そして、入力制御転送回路１０はデータセレ
クタ７０によりデータバッファＡ４０又はデータバッフ
ァＢ５０のいずれかを選択し、主記憶装置に対しデータ
の転送を行う。
Description
【０００１】
【産業上の利用分野】本発明は、入出力データ転送回路
に関し、特に各チャネル毎にデータ転送速度の異なるチ
ャネルと主記憶装置との間の入力データ転送を行う入出
力データ転送回路に関する。
に関し、特に各チャネル毎にデータ転送速度の異なるチ
ャネルと主記憶装置との間の入力データ転送を行う入出
力データ転送回路に関する。
【０００２】
【従来の技術】従来、この種の入出力データ転送回路
は、転送速度の低いチャネル（以下低速チャネルとい
う）において、高い転送速度のチャネル（以下高速チャ
ネルという）に比較してデータ転送要求頻度が非常に少
ないが、全チャネルに対応してデータバッファを備え、
各チャネルと主記憶装置との間の入力データ転送を行っ
ていた。
は、転送速度の低いチャネル（以下低速チャネルとい
う）において、高い転送速度のチャネル（以下高速チャ
ネルという）に比較してデータ転送要求頻度が非常に少
ないが、全チャネルに対応してデータバッファを備え、
各チャネルと主記憶装置との間の入力データ転送を行っ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
データ転送回路は、チャネルから主記憶装置への入力デ
ータ転送において、チャネル毎に転送速度にばらつきが
あり、転送速度の高いチャネルと低いチャネルとの間に
非常に大きな差がある場合には、低速チャネルからのデ
ータ転送要求頻度が非常に低いため、全チャネルに対応
する入力データバッファを備えていても、一定時間内の
１つの高速チャネルの入力データバッファの使用回数
が、幾つかの低速チャネルのデータバッファの使用回数
を合わせたより多い場合もあり、しかも、使用頻度の低
い入力データバッファをチャネルに対応して備えている
ためハードウェア量も多くなり、ハードウェア量の割に
は高速チャネルと低速チャネルとの間の使用頻度に大き
な差があるという欠点があった。
データ転送回路は、チャネルから主記憶装置への入力デ
ータ転送において、チャネル毎に転送速度にばらつきが
あり、転送速度の高いチャネルと低いチャネルとの間に
非常に大きな差がある場合には、低速チャネルからのデ
ータ転送要求頻度が非常に低いため、全チャネルに対応
する入力データバッファを備えていても、一定時間内の
１つの高速チャネルの入力データバッファの使用回数
が、幾つかの低速チャネルのデータバッファの使用回数
を合わせたより多い場合もあり、しかも、使用頻度の低
い入力データバッファをチャネルに対応して備えている
ためハードウェア量も多くなり、ハードウェア量の割に
は高速チャネルと低速チャネルとの間の使用頻度に大き
な差があるという欠点があった。
【０００４】
【課題を解決するための手段】本発明は、チャネルから
主記憶装置への入力データ転送に際し、複数チャネルか
らのデータ転送要求からチャネル固有の優先順位に従っ
て１つのチャネルを選択し、チャネル番号と入力転送要
求とを出力するチャネル優先判定回路と、前記チャネル
を転送速度により予め高速チャネルと低速チャネルとに
区別しておき、前記高速チャネルに対してはチャネル毎
に複数回分の転送データを格納できる第１の入力データ
バッファと、チャネルからのデータ転送要求１回分の転
送データを格納できる低転チャネルに共通な第２の入力
データバッファと、前記チャネル優先判定回路からの前
記チャネル番号が前記高速チャネルに対応するとき、入
力転送要求を受け付け前記第１の入力データバッファへ
のチャネルからの転送データの書き込みを行うと共に、
対応する前記チャネルのバッファ領域分のデータが格納
されたことを検出するとメモリリクエストを出力する第
１の転送データ制御回路と、前記チャネル優先判定回路
からの前記チャネル番号が前記低速チャネルに対応する
とき、入力転送要求を受け付け前記第２の入力データバ
ッファへのチャネルからの転送データを書き込みを行う
と共に、対応する前記チャネルのバッファ領域分のデー
タが格納されたことを検出するとメモリリクエストを出
力する第２の転送データ制御回路と、前記第１又は第２
の転送データ制御回路からの前記メモリリクエストを入
力し、前記主記憶装置へ書き込み要求を送出する入力制
御転送回路と、前記第１又は第２の入力データバッファ
のいずれかを選択し前記主記憶装置へ転送データを出力
するデータセレクタとを備えている。
主記憶装置への入力データ転送に際し、複数チャネルか
らのデータ転送要求からチャネル固有の優先順位に従っ
て１つのチャネルを選択し、チャネル番号と入力転送要
求とを出力するチャネル優先判定回路と、前記チャネル
を転送速度により予め高速チャネルと低速チャネルとに
区別しておき、前記高速チャネルに対してはチャネル毎
に複数回分の転送データを格納できる第１の入力データ
バッファと、チャネルからのデータ転送要求１回分の転
送データを格納できる低転チャネルに共通な第２の入力
データバッファと、前記チャネル優先判定回路からの前
記チャネル番号が前記高速チャネルに対応するとき、入
力転送要求を受け付け前記第１の入力データバッファへ
のチャネルからの転送データの書き込みを行うと共に、
対応する前記チャネルのバッファ領域分のデータが格納
されたことを検出するとメモリリクエストを出力する第
１の転送データ制御回路と、前記チャネル優先判定回路
からの前記チャネル番号が前記低速チャネルに対応する
とき、入力転送要求を受け付け前記第２の入力データバ
ッファへのチャネルからの転送データを書き込みを行う
と共に、対応する前記チャネルのバッファ領域分のデー
タが格納されたことを検出するとメモリリクエストを出
力する第２の転送データ制御回路と、前記第１又は第２
の転送データ制御回路からの前記メモリリクエストを入
力し、前記主記憶装置へ書き込み要求を送出する入力制
御転送回路と、前記第１又は第２の入力データバッファ
のいずれかを選択し前記主記憶装置へ転送データを出力
するデータセレクタとを備えている。
【０００５】また、前記第１の転送データ制御回路が、
前記第１の入力データバッファ内の１つのチャネルが持
つ全バッファ領域が満たされた状態のチャネルからデー
タ転送要求を前記チャネル優先判定回路で選択しないよ
うにチャネル毎にデータ転送要求抑止信号を出力し、か
つ前記入出力データ転送回路が、前記第１の転送データ
制御回路からの前記データ転送要求抑止信号によりチャ
ネル毎にデータ転送要求の選択を抑止するようにしても
よい。
前記第１の入力データバッファ内の１つのチャネルが持
つ全バッファ領域が満たされた状態のチャネルからデー
タ転送要求を前記チャネル優先判定回路で選択しないよ
うにチャネル毎にデータ転送要求抑止信号を出力し、か
つ前記入出力データ転送回路が、前記第１の転送データ
制御回路からの前記データ転送要求抑止信号によりチャ
ネル毎にデータ転送要求の選択を抑止するようにしても
よい。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【０００８】本発明の第１の実施例の入出力データ転送
回路は、図１に示すように、複数チャネルから１つのチ
ャネルを選択するチャネル優先判定回路６０ａと、高速
チャネルに対してチャネル毎に複数回分の転送データを
格納する入力データバッファＡ４０と、チャネルからの
データ転送要求１回文の転送データを格納できる低速チ
ャネルに共通の入力データの書き込みを行いバッファ領
域分のデータが格納されたことを検出する転送データ制
御回路Ｃ２０ａと、入力データバッファＢ５０へのチャ
ネルからの転送データの書き込みを行いバッファ領域分
のデータが格納されたことを検出する転送データ制御回
路Ｄ３０と、入力データバッファＡ４０または入力デー
タバッファＢ５０のデータを主記憶装置へ転送する入力
制御転送回路１０と、入力データバッファＡ４０または
入力データバッファＢ５０の出力データのいずれかを選
択するデータセレクタ７０とを含んで構成させる。
回路は、図１に示すように、複数チャネルから１つのチ
ャネルを選択するチャネル優先判定回路６０ａと、高速
チャネルに対してチャネル毎に複数回分の転送データを
格納する入力データバッファＡ４０と、チャネルからの
データ転送要求１回文の転送データを格納できる低速チ
ャネルに共通の入力データの書き込みを行いバッファ領
域分のデータが格納されたことを検出する転送データ制
御回路Ｃ２０ａと、入力データバッファＢ５０へのチャ
ネルからの転送データの書き込みを行いバッファ領域分
のデータが格納されたことを検出する転送データ制御回
路Ｄ３０と、入力データバッファＡ４０または入力デー
タバッファＢ５０のデータを主記憶装置へ転送する入力
制御転送回路１０と、入力データバッファＡ４０または
入力データバッファＢ５０の出力データのいずれかを選
択するデータセレクタ７０とを含んで構成させる。
【０００９】続いて、本実施例の動作について説明す
る。
る。
【００１０】チャネルから主記憶装置への入力データ転
送において、チャネルからデータ転送要求ａがあるとチ
ャネル優先判定回路６０ａにより１つのチャネルからの
転送要求のときは、そのチャネルからのデータ転送要求
な選択されるが、複数チャネルからのデータ転送要求の
ときは、複数の中から１つのチャネルのデータ転送要求
が選択され、チャネル優先判定回路６０ａからは選択し
たチャネルに対応するチャネル番号ｃ及び入力転送要求
ｂが出力される。
送において、チャネルからデータ転送要求ａがあるとチ
ャネル優先判定回路６０ａにより１つのチャネルからの
転送要求のときは、そのチャネルからのデータ転送要求
な選択されるが、複数チャネルからのデータ転送要求の
ときは、複数の中から１つのチャネルのデータ転送要求
が選択され、チャネル優先判定回路６０ａからは選択し
たチャネルに対応するチャネル番号ｃ及び入力転送要求
ｂが出力される。
【００１１】入力転送要求ｂがアクティブのとき、転送
データ制御回路Ｃ２０ａ及び転送データ制御回路Ｄ３０
は、チャネル優先判定回路からのチャネル番号ｃをチェ
ックし、その番号が高速チャネルの番号のときには、転
送データ制御回路Ｃ２０ａが入力転送要求ｂを受け付
け、また、低速チャネルの番号のときには、転送データ
制御回路Ｄ３０が入力転送要求ｂを受け付ける。
データ制御回路Ｃ２０ａ及び転送データ制御回路Ｄ３０
は、チャネル優先判定回路からのチャネル番号ｃをチェ
ックし、その番号が高速チャネルの番号のときには、転
送データ制御回路Ｃ２０ａが入力転送要求ｂを受け付
け、また、低速チャネルの番号のときには、転送データ
制御回路Ｄ３０が入力転送要求ｂを受け付ける。
【００１２】転送データ制御回路Ｃ２０ａは入力転送要
求ｂを受け付けると、チャネルが１回の転送要求で転送
する１６バイトのデータに対し、高速チャネル毎に３２
バイトの転送データを格納できるデータバッファＡ４０
に対し書き込み信号ｊ及び書き込みアドレスｋを出力す
ることにより、転送データ制御回路Ｃ２０ａで取り込ん
だ高速チャネルのチャネル番号ｃに対応するデータバッ
ファＡ４０の領域へチャネルからの入力データｆを格納
する。更に、転送データ制御回路Ｃ２０ａは、データバ
ッファＡ４０を管理し、１つの高速チャネルにおける２
回の転送要求によりデータバッファＡ４０のそのチャネ
ルに対応する３２バイトの格納領域にデータが書き込ま
れることを検出すると、その３２バイトのデータを主記
憶装置へ書き込むための要求であるメモリリクエストｇ
及びチャネル番号ｉを出力する。
求ｂを受け付けると、チャネルが１回の転送要求で転送
する１６バイトのデータに対し、高速チャネル毎に３２
バイトの転送データを格納できるデータバッファＡ４０
に対し書き込み信号ｊ及び書き込みアドレスｋを出力す
ることにより、転送データ制御回路Ｃ２０ａで取り込ん
だ高速チャネルのチャネル番号ｃに対応するデータバッ
ファＡ４０の領域へチャネルからの入力データｆを格納
する。更に、転送データ制御回路Ｃ２０ａは、データバ
ッファＡ４０を管理し、１つの高速チャネルにおける２
回の転送要求によりデータバッファＡ４０のそのチャネ
ルに対応する３２バイトの格納領域にデータが書き込ま
れることを検出すると、その３２バイトのデータを主記
憶装置へ書き込むための要求であるメモリリクエストｇ
及びチャネル番号ｉを出力する。
【００１３】入力転送制御回路１０は、転送データ制御
回路Ｃ２０からのメモリリクエストｇとチャネル番号ｉ
を受け付けると、主記憶装置への書き込み要求ｎを出力
し、メモリリクエストｇ時に受け取ったチャネル番号ｉ
に対応するデータバッファＡ４０の格納領域を示す読み
出しアドレスｍによりデータバッファＡ４０からデータ
を読み出し、データバッファＡ４０とデータバッファＢ
５０との出力データのいずれかを選択するデータセレク
タ７０のセレクト信号ｐを出力し、データバッファＡ４
０の出力データを主記憶装置への転送データｏとして転
送する。
回路Ｃ２０からのメモリリクエストｇとチャネル番号ｉ
を受け付けると、主記憶装置への書き込み要求ｎを出力
し、メモリリクエストｇ時に受け取ったチャネル番号ｉ
に対応するデータバッファＡ４０の格納領域を示す読み
出しアドレスｍによりデータバッファＡ４０からデータ
を読み出し、データバッファＡ４０とデータバッファＢ
５０との出力データのいずれかを選択するデータセレク
タ７０のセレクト信号ｐを出力し、データバッファＡ４
０の出力データを主記憶装置への転送データｏとして転
送する。
【００１４】転送データ制御回路Ｄ３０は、入力転送要
求ｂを受け付けると、チャネルが１回の転送要求で転送
する１６バイトのデータを格納するデータバッファＢ５
０に対し書き込み信号ｌを出力することにより、データ
バッファＢ５０にチャネルからの入力データを格納す
る。更に、転送データ制御回路Ｄ３０は、データバッフ
ァＢ５０を管理し、１回と低速チャネルにからの転送要
求によりデータバッファＢ５０にデータを書き込むと、
その１６バイトのデータを主記憶装置へ書き込むための
要求であるメモリリクエストｈを出力する。
求ｂを受け付けると、チャネルが１回の転送要求で転送
する１６バイトのデータを格納するデータバッファＢ５
０に対し書き込み信号ｌを出力することにより、データ
バッファＢ５０にチャネルからの入力データを格納す
る。更に、転送データ制御回路Ｄ３０は、データバッフ
ァＢ５０を管理し、１回と低速チャネルにからの転送要
求によりデータバッファＢ５０にデータを書き込むと、
その１６バイトのデータを主記憶装置へ書き込むための
要求であるメモリリクエストｈを出力する。
【００１５】入力転送制御回路１０は、転送データ制御
回路Ｄ３０からのメモリリクエストｈを受け付けると、
主記憶への書き込み要求ｎを出力し、セレクト信号ｐに
よりデータセレクタ７０でデータバッファＢ５０の出力
データを選択させ主記憶装置への書き込みデータｏとし
て転送する。
回路Ｄ３０からのメモリリクエストｈを受け付けると、
主記憶への書き込み要求ｎを出力し、セレクト信号ｐに
よりデータセレクタ７０でデータバッファＢ５０の出力
データを選択させ主記憶装置への書き込みデータｏとし
て転送する。
【００１６】また、転送データ制御回路Ｃ２０は、チャ
ネル優先判定回路６０から入力転送要求ｂがアクティブ
のとき、そのときのチャネル番号ｃに対応するデータバ
ッファＡ４０の格納領域に、チャネルからの転送データ
により３２バイトの主記憶装置への書き込み有効データ
があるときは、格納データが主記憶装置へ転送されその
チャネルの格納領域が開くまで同チャネルに対応するデ
ータバッファＡ４０の格納領域への書き込みは行えない
ため、入力転送要求ｂを受け付けず、受付許可待ち信号
ｄに出すことによりチャネル優先判定回路６０での次の
選択を待機させ、バッファが開いた後に入力転送要求ｂ
受け付け、受付許可待ち信号ｄを落す。
ネル優先判定回路６０から入力転送要求ｂがアクティブ
のとき、そのときのチャネル番号ｃに対応するデータバ
ッファＡ４０の格納領域に、チャネルからの転送データ
により３２バイトの主記憶装置への書き込み有効データ
があるときは、格納データが主記憶装置へ転送されその
チャネルの格納領域が開くまで同チャネルに対応するデ
ータバッファＡ４０の格納領域への書き込みは行えない
ため、入力転送要求ｂを受け付けず、受付許可待ち信号
ｄに出すことによりチャネル優先判定回路６０での次の
選択を待機させ、バッファが開いた後に入力転送要求ｂ
受け付け、受付許可待ち信号ｄを落す。
【００１７】転送データ制御回路Ｄ３０は、データバッ
ファＢ５０に主記憶装置への書き込み有効データがあ
り、そのデータが主記憶装置へ転送されるまで、受け付
け許可待ち信号ｅを出力し、全低速チャネルからの転送
要求によるチャネル優先判定回路６０ａでの選択を抑止
することにより高速チャネルと低速チャネルからの主記
憶装置へのデータ転送を行う。
ファＢ５０に主記憶装置への書き込み有効データがあ
り、そのデータが主記憶装置へ転送されるまで、受け付
け許可待ち信号ｅを出力し、全低速チャネルからの転送
要求によるチャネル優先判定回路６０ａでの選択を抑止
することにより高速チャネルと低速チャネルからの主記
憶装置へのデータ転送を行う。
【００１８】図２は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００１９】図２は本発明の第２の実施例の入出力デー
タ転送回路は、図２に示すように、チャネル優先判定回
路６０ｂと転送データ制御回路Ｃ２０ｂとを除いては、
第１の一実施例の構成および機能を備えている。
タ転送回路は、図２に示すように、チャネル優先判定回
路６０ｂと転送データ制御回路Ｃ２０ｂとを除いては、
第１の一実施例の構成および機能を備えている。
【００２０】また、転送データ制御回路Ｃ２０ｂは、チ
ャネル優先判定回路６０ｂに対して受付許可信号ｄの代
りにチャネル毎の受付抑止信号ｑを出力する。本実施例
の転送データ制御回路Ｃ２０ｂは、データバッファＡ４
０の格納領域に３２バイトの主記憶装置への書き込み有
効データがあるチャネルに対してチャネル優先判定回路
６０ｂがそのチャネルからのデータ転送要求を選択しな
いようチャネル毎の選択抑止信号ｑを出力する。
ャネル優先判定回路６０ｂに対して受付許可信号ｄの代
りにチャネル毎の受付抑止信号ｑを出力する。本実施例
の転送データ制御回路Ｃ２０ｂは、データバッファＡ４
０の格納領域に３２バイトの主記憶装置への書き込み有
効データがあるチャネルに対してチャネル優先判定回路
６０ｂがそのチャネルからのデータ転送要求を選択しな
いようチャネル毎の選択抑止信号ｑを出力する。
【００２１】また、チャネル優先判定回路６０ｂは、チ
ャネル毎の選択抑止信号ｑでアクティブな信号となって
いる対応するチャネルからのデータ転送要求が複数チャ
ネルからのデータ転送要求ａの中で最も優先度の高いチ
ャネルからの要求であった場合でも選択を行わず、この
チャネル毎の選択抑止信号ｑがアクティブでないチャネ
ルに対応するデータ転送要求の中から選択する。
ャネル毎の選択抑止信号ｑでアクティブな信号となって
いる対応するチャネルからのデータ転送要求が複数チャ
ネルからのデータ転送要求ａの中で最も優先度の高いチ
ャネルからの要求であった場合でも選択を行わず、この
チャネル毎の選択抑止信号ｑがアクティブでないチャネ
ルに対応するデータ転送要求の中から選択する。
【００２２】
【発明の効果】以上説明したように本発明は、転送速度
の低い幾つかのチャネルにおいては、低速チャネルであ
ると定め、低速チャネルで共通に使用する入力データバ
ッファを１つ持ち、これら以外のチャネルを高速チャネ
ルであると定め、高速チャネルにおいては従来通り、チ
ャネルに対応した複数回分のチャネルからの転送データ
を格納する入力データバッファを備えることによってハ
ードウェア量を削減し、ハードウェア量に対する使用頻
度を上げるという効果がある。
の低い幾つかのチャネルにおいては、低速チャネルであ
ると定め、低速チャネルで共通に使用する入力データバ
ッファを１つ持ち、これら以外のチャネルを高速チャネ
ルであると定め、高速チャネルにおいては従来通り、チ
ャネルに対応した複数回分のチャネルからの転送データ
を格納する入力データバッファを備えることによってハ
ードウェア量を削減し、ハードウェア量に対する使用頻
度を上げるという効果がある。
【図１】本発明の第１の一実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の一実施例を示すブロック図であ
る。
る。
１０ 入力転送制御回路
２０ａ，２０ｂ 転送データ制御回路Ｃ
３０ 転送データ制御回路Ｄ
４０ データバッファＡ
５０ データバッファＢ
６０ａ，６０ｂ チャネル優先判定回路
７０ データセレクタ
ａ データセレクタ
ｂ 入力転送要求
ｃ チャネル番号
ｄ，ｅ 受付許可信号
ｆ チャネルからの入力データ
ｇ，ｈ メモリリクエスト
ｉ チャネル番号
ｊ 書き込みアドレス
ｋ，ｌ 書き込みアドレス
ｍ 読み出しアドレス
ｎ 主記憶装置への書き込み要求
ｏ 主記憶装置への転送データ
ｐ セレクト信号
ｑ チャネル毎の受付抑止信号
Claims (2)
- 【請求項１】 チャネルから主記憶装置への入力データ
転送に際し、複数チャネルからのデータ転送要求からチ
ャネル固有の優先順位に従って１つのチャネルを選択
し、チャネル番号と入力転送要求とを出力するチャネル
優先判定回路と、前記チャネルを転送速度により予め高
転送速度のチャネルと低転送速度のチャネルとに区別し
ておき、前記高転送速度のチャネルに対してはチャネル
毎に複数回分の転送データを格納できる第１の入力デー
タバッファと、チャネルからのデータ転送要求１回文の
転送データを格納できる低転送速度のチャネルに共通な
第２の入力データバッファと、前記チャネル優先判定回
路からの前記チャネル番号が前記高転送速度のチャネル
に対応するとき、入力転送要求を受け付け前記第１の入
力データバッファへのチャネルからの転送データの書き
込みを行うと共に、対応する前記チャネルのバッファ領
域分のデータが格納されたことを検出するとメモリリク
エストを出力する第１の転送データ制御回路と、前記チ
ャネル優先判定回路からの前記チャネル番号が前記低転
送速度のチャネルに対応するとき、入力転送要求を受け
付け前記第２の入力データバッファへのチャネルからの
転送データを書き込みを行うと共に、対応する前記チャ
ネルのバッファ領域分のデータが格納されたことを検出
するとメモリリクエストを出力する第２の転送データ制
御回路と、前記第１又は第２の転送データ制御回路から
の前記メモリリクエストを入力し、前記主記憶装置へ書
き込み要求を送出する入力制御転送回路と、前記第１又
は第２の入力データバッファのいずれかを選択し前記主
記憶装置へ転送データを出力するデータセレクタとを備
えることを特徴とする入出力データ転送回路。 - 【請求項２】 前記第１の転送データ制御回路が、前記
第１の入力データバッファ内の１つのチャネルが持つ全
バッファ領域が満たされた状態のチャネルからデータ転
送要求を前記チャネル優先判定回路で選択しないように
チャネル毎にデータ転送要求抑止信号を出力し、かつ前
記入出力データ転送回路が、前記第１の転送データ制御
回路からの前記データ転送要求抑止信号によりチャネル
毎にデータ転送要求の選択を抑止することを特徴とする
請求項１記載の入出力データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18143491A JPH0528082A (ja) | 1991-07-23 | 1991-07-23 | 入出力データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18143491A JPH0528082A (ja) | 1991-07-23 | 1991-07-23 | 入出力データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528082A true JPH0528082A (ja) | 1993-02-05 |
Family
ID=16100710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18143491A Pending JPH0528082A (ja) | 1991-07-23 | 1991-07-23 | 入出力データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987773B1 (en) | 1999-05-11 | 2006-01-17 | Sharp Kabushiki Kaisha | Apparatus and method for transferring data |
| JP2006178858A (ja) * | 2004-12-24 | 2006-07-06 | Denso Wave Inc | データ処理端末，データ処理端末のデータ管理方法及びコンピュータプログラム |
-
1991
- 1991-07-23 JP JP18143491A patent/JPH0528082A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987773B1 (en) | 1999-05-11 | 2006-01-17 | Sharp Kabushiki Kaisha | Apparatus and method for transferring data |
| JP2006178858A (ja) * | 2004-12-24 | 2006-07-06 | Denso Wave Inc | データ処理端末，データ処理端末のデータ管理方法及びコンピュータプログラム |
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