JPH05282126A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】高解像度画面上にそれとは仕様の異なる中低解
像度の描画データを高速にウインド表示する。 【構成】ＶＧＡ描画データのウインド画面の表示位置
は、ディスプレイ３に高解像度画面を表示するための走
査位置を示す座標アドレスと比較され、この比較結果に
基づいて走査位置がウインド画面外にあるかウインド画
面内にあるかが画面切り替え回路１６で検出される。走
査位置がウインド画面内にある場合には、パックドピク
セル方式のＸＧＡ描画データに代わってメモリプレーン
方式のＶＧＡ描画データが読み出され、これがＶＧＡ表
示回路１８２でビデオ信号に変換されてディスプレイ３
の高解像度表示画面上にウインド表示される。従って、
ＶＧＡ描画データのイメージをＸＧＡ仕様の高解像度画
面上に直接的にウインド表示することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は表示制御装置に関し、
特にパーソナルコンピュータ等のコンピュータシステム
で使用される表示制御装置に関する。

【０００２】

【従来の技術】一般に、パーソナルコンピュータ等のコ
ンピュータシステムの表示装置としては、液晶ディスプ
レイやプラズマディスプレイのようなフラットパネルタ
イプのディスプイ、あるいはＣＲＴディスプイが使用さ
れている。現在、これらディスプレイの表示制御の多く
は、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａ
ｙ）と称される表示制御サブシステムを用いて行われて
いる。このため、コンピュータシステム上で起動される
多くのアプリケーションプログラムも、このＶＧＡの仕
様に適合するように作成されている。このＶＧＡにおい
ては、６４０×４８０画素、１６色同時表示というモー
ド等が用意されている

【０００３】しかしながら、最近のコンピュータシステ
ムにおいては、ＤＴＰ（ＤｅｓｋＴｏｐ Ｐａｂｌｉｓ
ｈｉｎｇ）のような高彩度画面を用いた高度な運用が要
求されており、ＶＧＡで提供される解像度や表示色数で
はそのような運用には適さなくなってきている。

【０００４】そこで、最近のコンピュータシステムで
は、ＶＧＡよりも高解像度表示を実現できる表示モード
を持つＸＧＡ（Ｅｘｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ
Ａｒｒａｙ）と称される表示制御サブシステムが使用さ
れ始めている。このＸＧＡにおいては、１０２４×７６
８画素、２５６色同時表示という高解像度モード等が用
意されているので、多数のウインドを同一画面上に表示
できる。このため、ＸＧＡは、ＤＴＰの運用を初め、ウ
インド表示を多用するグラフィカル・ユーザ・インター
フェースに必要な性能も十分に提供することができる。

【０００５】ところが、ＸＧＡの表示制御サブシステム
においては、ＸＧＡの高解像度画面上に表示できるウイ
ンドはＸＧＡの仕様にあったアプリケーションプログラ
ムで作成された描画データに限られており、ＶＧＡの仕
様に適合した従来のアプリケーションプログラムで作成
された描画データをウインドの１つとしてＸＧＡの高解
像度画面上に表示することは出来ない。なぜなら、ＸＧ
Ａと従来のＶＧＡとでは、解像度だけでなく、画像メモ
リに対する色情報のマッピング形式等の各種仕様が異な
っているためである。

【０００６】このため、ＶＧＡの仕様に適合した従来の
アプリケーションプログラムで作成された中低解像度の
描画データをＸＧＡの高解像度画面上にウインド表示す
るためには、ソフトウェアによってＶＧＡ仕様の描画デ
ータをＸＧＡ仕様にエミュレーションすることが必要と
なる。

【０００７】しかし、このようなエミュレーション処理
においては、ＶＧＡ仕様の描画データをソフトウェアに
よってＸＧＡの仕様に一旦変換し、それを画像メモリに
再書き込みするといった作業が必要となるため、その処
理には多くの時間が要される。このため、ソフトウェア
によるエミュレーションを行うと動作速度が非常に遅く
なる等の問題が生じ、グラフィカル・ユーザ・インター
フェースに必要な性能を発揮できなくなってしまう。

【０００８】従って、実際には、ＸＧＡの表示サブシス
テムを持つコンピュータシステムにおいては、ＸＧＡの
高解像度画面上にＶＧＡの仕様に適合した従来のアプリ
ケーションプログラムで作成された中低解像度の描画デ
ータをウインド表示するといった運用形態を取ることは
困難であった。

【０００９】

【発明が解決しようとする課題】従来では、既存のアプ
リケーションプログラムによって作成された中低解像度
の描画データをそれとは仕様の異なる高解像度画面上に
ウインド表示するためにはソフトウェアによるエミュレ
ーション処理によってその中低解像度の描画データを高
解像度の描画データの仕様に合うように変換する必要が
あり、動作速度が遅くなる欠点があった。

【００１０】この発明はこのような点に鑑みてなされた
もので、ソウトウェアによるエミュレーション処理を行
うこと無く中低解像度の描画データをそれとは仕様の異
なる高解像度画面上に高速にウインド表示することがで
きる表示制御装置を提供することを目的とする。

【００１１】

【課題を解決するための手段および作用】この発明は、
第１解像度で画面表示可能なディスプレイを表示制御す
る表示制御装置において、前記第１解像度を有する第１
の描画データおよび前記第１解像度よりも低解像度の第
２解像度を有する第２の描画データがそれぞれ異なる色
情報マップング形式で格納される第１および第２の記憶
領域を有する画像メモリと、前記ディスプレイに前記第
１解像度の画面を表示するための走査タイミングに同期
してその第１解像度の表示画面上の走査位置を示す座標
アドレスを発生する手段と、前記第１および第２の記憶
領域から前記第１および第２の描画データをそれぞれ読
み出すための第１および第２の読み出しアドレスを発生
する手段と、前記第１および第２の読み出しアドレスの
一方を選択して前記画像メモリに供給するアドレス選択
手段と、前記ディスプレイの第１解像度の表示画面上に
前記第２解像度の第２の描画データをウインド表示する
ためのウインド画面表示位置を指定する手段と、前記第
１および第２の描画データをそれぞれ対応する色情報マ
ッピング形式に従って前記第１および第２のビデオ信号
に変換する第１および第２のビデオ信号変換手段と、前
記第１および第２のビデオ信号の一方を選択して前記デ
ィスプレイに供給するビデオ信号選択手段と、前記ウイ
ンド画面表示位置と前記座標アドレスとに基づいて前記
第１解像度の表示画面上の走査位置が前記ウインド画面
外にあるかウインド画面内にあるかを検出し、前記第１
解像度の表示画面にウインド画面外とウインド画面内と
で前記第１および第２の描画データが切り替え表示され
るように前記アドレス選択手段およびビデオ信号選択手
段の選択動作を制御する手段とを具備することを特徴と
する。

【００１２】この表示制御装置においては、表示位置指
定手段によって指定された第２の描画データのウインド
画面の表示位置は、ディスプレイに第１解像度の画面を
表示するための走査位置を示す座標アドレスと比較さ
れ、この比較結果に基づいて走査位置がウインド画面外
にあるかウインド画面内にあるかが検出される。走査位
置がウインド画面外にある場合には、第１の読み出しア
ドレスによって指定された第１の描画データが読み出さ
れて、これが第１の変換手段で第１のビデオ信号に変換
される。そして、その第１のビデオ信号がディスプレイ
に供給されて第１解像度で画面表示される。一方、走査
位置がウインド画面内にある場合には、第２の読み出し
アドレスによって指定された第２の描画データが読み出
されて、これが第２の変換手段で第２のビデオ信号に変
換される。そして、その第２のビデオ信号がディスプレ
イに供給されて第１解像度の表示画面上にウインド表示
される。このように、色情報のマッピング形式が異なる
第１および第２の描画データがそれぞれ別の変換手段で
第１および第２のビデオ信号に変換され、ウインド画面
領域外と領域内とで第１および第２のビデオ信号が切り
替えられてディスプレイに供給されるので、ソウトウェ
アによるエミュレーション処理を行うこと無く、第１高
解像度の画面上にそれよりも低解像度で仕様が異なる第
２の描画データを高速にウインド表示することができ
る。

【００１３】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１４】図１にはこの発明の一実施例に係わる表示
制御システムの構成が示されている。この表示制御シス
テム１０は、ＸＧＡの仕様に準拠した表示制御サブシス
テムであって、パーソナルコンピュータ等のコンピュー
タシスムのシステムバス２に接続される拡張ボードの形
態で実現されている。この表示制御装置１０は、アドレ
スバッファ１１、データバッファ１２、システムバスイ
ンターフェース１３、ＣＲＴ／メモリコントローラ１
４、描画コプロセッサ１５、画面切り換え回路１６、デ
ュアルポート画像メモリ（ＶＲＡＭ）１７、ビデオ信号
変換回路１８、ビデオ信号セレクタ１９、およびビデオ
ＤＡＣ２０を備えている。

【００１５】システムバスインターフェース１３、およ
びＣＲＴ／メモリコントローラ１４は、この表示制御シ
ステム１０全体とディスプレイ３を制御する。ＣＲＴ／
メモリコントローラ１４は、ＸＧＡ仕様に合った高解像
度（例えば、１０２４×７６８ドット）でディスプレイ
３に画面表示を行うための各種制御信号（水平同期信
号、垂直同期信号等）をディスプレイ３に供給すると共
に、デュアルポート画像メモリ（ＶＲＡＭ）１７のアク
セス制御を行う。このＣＲＴ／メモリコントローラ１４
には、デュアルポート画像メモリ（ＶＲＡＭ）１７から
描画データを読み出すために、ＸＧＡ表示アドレス発生
回路１４１、ＶＧＡ表示アドレス発生回路１４２、およ
びアドレスセレクタ１４が設けられている。

【００１６】ＸＧＡ表示アドレス発生回路１４１は、デ
ィスプレイ３に高解像度画面表示を行うための走査タイ
ミングに同期してその走査位置に対応した表示画面上の
座標位置を示すＸ−Ｙアドレスを発生すると共に、デュ
アルポート画像メモリ（ＶＲＡＭ）１７に格納されてい
るＸＧＡ仕様の描画データをそのシリアルポート（Ｓ
Ｏ）から読み出すためのＸＧＡ表示アドレスを発生す
る。このＸＧＡ表示アドレスの更新は、例えば、１回の
アドレス入力で１表示ライン分の画像データを読み出せ
る場合には走査ラインの更新に同期して行なわれる。Ｘ
−Ｙアドレスは、画面切り換え回路１６に供給され、ま
たＸＧＡ表示アドレスはセレクタ１４３の第１入力に供
給される。

【００１７】ＶＧＡ表示アドレス発生回路１４２は、デ
ュアルポート画像メモリ（ＶＲＡＭ）１７に格納されて
いる中低解像度のＶＧＡ仕様の描画データをそのパラレ
ルポート（ＤＡＴＡ）から読み出すためのＶＧＡ表示ア
ドレスを発生する。このＶＧＡ表示アドレスは、アドレ
スセレクタ１４３の第２入力に供給される。アドレスセ
レクタ１４３は、画面切り換え回路１６の制御の下、Ｘ
ＧＡ表示アドレスとＶＧＡ表示アドレスの一方を選択し
て、それをデュアルポート画像メモリ（ＶＲＡＭ）１７
のアドレス入力（ＡＤＤＲ）に供給する。

【００１８】デュアルポート画像メモリ（ＶＲＡＭ）１
７からＸＧＡ仕様の描画データを読み出す際には、デュ
アルポート画像メモリ（ＶＲＡＭ）１７は、ＣＲＴ／メ
モリコントローラ１４によってデータ転送サイクルのモ
ードに設定され、また、そのデュアルポート画像メモリ
（ＶＲＡＭ）１７のアドレス入力（ＡＤＤＲ）には、Ｘ
ＧＡ表示アドレスが入力される。

【００１９】このデータ転送サイクルにおいては、ＸＧ
Ａ表示アドレスによって指定された格納位置を先頭とす
る連続した複数バイト分のデータ（例えば、１０２４×
７６８ドットの高解像度画面における１表示ライン分の
データ）が３２ビット幅のシリアルポート（ＳＯ）から
順次に読み出される。

【００２０】一方、デュアルポート画像メモリ（ＶＲＡ
Ｍ）１７からＶＧＡ仕様の描画データを読み出す際に
は、デュアルポート画像メモリ（ＶＲＡＭ）１７は、Ｃ
ＲＴ／メモリコントローラ１４によってメモリリードサ
イクルのモードに設定され、また、そのデュアルポート
画像メモリ（ＶＲＡＭ）１７のアドレス入力（ＡＤＤ
Ｒ）には、ＶＧＡ表示アドレスが入力される。このメモ
リリードサイクルにおいては、ＶＧＡ表示アドレスによ
って指定された格納位置の描画データが読み出される。
この場合、１回のリードアクセスで、最大３２ビットの
データを読み出すことが出切る。

【００２１】また、デュアルポート画像メモリ（ＶＲＡ
Ｍ）１７に対するアクセスは、ホストＣＰＵ１によって
直接的に行うことができる。この場合、ホストＣＰＵ１
からのアクセスはパラレルポート（ＤＡＴＡ）を介して
実行されるので、ＶＧＡ仕様の描画データをパラレルポ
ート（ＤＡＴＡ）から読み出すＶＧＡデータの表示期間
中においては、そのメモリサイクルの空き時間を利用し
て実行される。

【００２２】描画コプロセッサ１５は、ホストＣＰＵ１
からの指示に応答して、デュアルポート画像メモリ（Ｖ
ＲＡＭ）１７中の描画データに対してさまざまな描画機
能を提供するものであり、画素のブロック転送、線描
画、領域の塗りつぶし、画素間の論理／算術演算、画面
の切り出し、マップのマスク、Ｘ−Ｙ座標でのアドレッ
シング等の機能を有している。

【００２３】画面切り換え回路１６は、ユーザによって
あらかじめ設定されたＶＧＡウインド画面の表示位置座
標と、ＸＧＡ表示アドレス発生回路１４１から供給され
る表示画面上の現在の走査位置を示すＸ−Ｙアドレスと
を比較し、その比較結果に基づいて、ＶＧＡウインド画
面外ではＸＧＡ仕様の描画データ、ＶＧＡウインド画面
内ではＶＧＡ仕様の描画データが画面表示されるよう
に、セレクタ１４３および１９の選択動作を制御する。

【００２４】デュアルポート画像メモリ（ＶＲＡＭ）１
７には、シリアルアクセスに使用されるシリアルポート
と、ランダムアクセスのためのパラレルポートが設けら
れている。このデュアルポート画像メモリ（ＶＲＡＭ）
１７には、ＸＧＡ仕様の描画データとＶＧＡ仕様の描画
データが描画されている。この場合、ＸＧＡ仕様の描画
データは、ＸＧＡ仕様に適合したアプリケーションプロ
グラム等で作成されるものであり、パックドピクセル方
式によってデュアルポート画像メモリ（ＶＲＡＭ）１７
に描画される。このパックドピクセル方式は、メモリ上
の連続するビットで１画素を表す色情報マッピング形式
であり、例えば、１画素を１，２，４，８，または１６
ビットで表す方式が採用されている。

【００２５】一方、ＶＧＡ仕様の描画データは、ＶＧＡ
仕様に適合した従来のアプリケーションプログラム等で
作成されるものであり、メモリプレーン方式によってデ
ュアルポート画像メモリ（ＶＲＡＭ）１７に描画され
る。このメモリプレーン方式は、メモリ領域を同一アド
レスで指定される複数のプレーンに分割し、これらプレ
ーンに各画素の色情報を割り当てる方式である。例え
ば、４プレーンを持つ場合には、１画素は、各プレーン
毎に１ビットづつの合計４ビットのデータによって表現
される。

【００２６】ビデオ信号変換回路１８およびビデオＤＡ
Ｃ２０は、デュアルポート画像メモリ（ＶＲＡＭ）１７
から読み出された描画データをＲ，Ｇ．Ｂのアナログカ
ラー信号に変換するためのものであり、ビデオ信号変換
回路１８には、ＸＧＡ表示回路１８１およびＶＧＡ表示
回路１８２が設けられている。

【００２７】ＸＧＡ表示回路１８１は、デュアルポート
画像メモリ（ＶＲＡＭ）１７のシリアルポート（ＳＯ）
から読み出されたＸＧＡ仕様の描画データを１画素毎に
ビデオデータに変換する。この変換処理は、ＸＧＡ仕様
の描画データが描画されているパックドピクセル方式の
内容に応じて制御されるものである。例えば１画素を８
ビットで表す８ビット／ピクセルの場合には、デュアル
ポート画像メモリ（ＶＲＡＭ）１７のシリアルポート
（ＳＯ）から読み出された３２ビットのデータは、ＸＧ
Ａ表示回路１８１によって８ビット単位に分割されて、
その８ビットが１画素分のビデオデータとして出力され
る。

【００２８】ＶＧＡ表示回路１８２は、デュアルポート
画像メモリ（ＶＲＡＭ）１７のパラレルポート（ＤＡＴ
Ａ）から読み出されたＶＧＡ仕様の描画データを１画素
毎にビデオデータに変換するものである。この変換処理
は、ＶＧＡ仕様の描画データが描画されているプレーン
の数に応じて制御される。例えば１画素分のデータを４
プレーンに別けて格納する４プレーン方式の場合は、デ
ュアルポート画像メモリ（ＶＲＡＭ）１７のパラレルポ
ート（ＤＡＴＡ）からの３２ビットの読み出しデータ
は、まず、ＶＧＡ表示回路１８２によって４プレーンそ
れぞれに対応する４ビットデータ単位に分割され、この
後、その４ビットデータはカラーパレットを介して８ビ
ットのビデオデータに変換される。

【００２９】セレクタ１９は、画面切り換え回路１６の
制御の下に、ＸＧＡ表示回路１８１とＶＧＡ表示回路１
８２のいずれか一方の出力を選択し、それをビデオＤＡ
Ｃ２０に供給する。ビデオＤＡＣ２０は、セレクタ１９
を介して入力されるビデオデータから、Ｒ，Ｇ，Ｂのア
ナログビデオ信号を生成する。

【００３０】デイスプレイ３は、ＣＲＴ、あるいはフラ
ットパネルディスプレイ（液晶ディスプレイやプラズマ
ディスプレイ等）から構成される高解像度表示可能なも
のである。このデイスプレイ３の表示画面上において
は、ＸＧＡ仕様の描画データは、図示のように最大で１
０２４×７６８ドットで画面表示され、またＶＧＡ仕様
の描画データは最大で６４０×４８０ドットの大きさを
持つウインド内に画面表示される。この場合、デイスプ
レイ３に供給される水平、垂直同期信号は、ＶＧＡ仕様
の描画データをウインド表示する場合であっても、ＸＧ
Ａ仕様の高解像度描画データを画面表示する場合と同じ
タイミングである。

【００３１】ウインド画面の表示位置は、ユーザによっ
て指定される始点座標（Ｘｓ，Ｙｓ）と終点座標（Ｘ
ｅ，Ｙｅ）の位置によって決定されるものである。ここ
で、Ｘは水平方向のアドレスを示し、Ｙは垂直方向のア
ドレスを示している。図２には、デュアルポート画像メ
モリ（ＶＲＡＭ）１７のメモリマップの一例が示されて
いる。

【００３２】図示のように、デュアルポート画像メモリ
（ＶＲＡＭ）１７においては、ＸＧＡ仕様の描画データ
とＶＧＡ仕様の描画データが別個の記憶領域に格納され
る。この場合、ＣＰＵ１から見ると、ＶＧＡ仕様の描画
データの記憶領域としては、１６進表示でアドレス“Ａ
００００”から“ＢＦＦＦＦ”までの１２８Ｋバイトの
固定空間が割り当てられている。一方、ＸＧＡ仕様の描
画データの記憶領域は、ＣＰＵ１から見ると、プロテク
トモード時に於いては、図示のように、アドレス“１０
００００”以降の指定された任意の空間に割り当てられ
る。

【００３３】このように、デュアルポート画像メモリ
（ＶＲＡＭ）１７には、ＸＧＡ用とＶＧＡ用の記憶領域
が別個に確保されているので、ホストＣＰＵ１はＸＧＡ
仕様の描画データおよびＶＧＡ仕様の描画データをそれ
ぞれ対応する記憶領域に描画する。次に、図３を参照し
て、ＸＧＡ仕様の描画データの色情報マッピング方式と
して使用されているパックドピクセル方式の原理を説明
する。

【００３４】ここでは、８ビット／ピクセルの場合が例
示されている。８ビット／ピクセルの場合には、図示の
ように、表示画面上における各ドット（ドット１，ドッ
ト２，…）の色情報はそれぞれ８ビットから構成され
る。次に、図４を参照して、ＶＧＡ仕様の描画データの
色情報格納形式として使用されているメモリプレーン方
式の原理を説明する。

【００３５】ここでは、４プレーン方式の場合が例示さ
れている。４プレーン方式の場合には、図示のように、
表示画面上における各ドット（ドット１，ドット２，
…）の色情報は、各プレーン毎に１ビットづつの合計４
ビットのデータによって構成される。この場合、４プレ
ーン各々には、例えば、Ｒ，Ｇ，Ｂ，Ｉ（輝度）に対応
した色情報を割り当てることもできる。図５は、図１の
表示制御装置１０の構成の中から本発明の特徴である描
画データの読み出しに関する回路部を抽出して示すもの
である。

【００３６】図示のように、画面切り換え回路１６は、
４個のレジスタ１６１〜１６４と、４個の比較器１６５
〜１６８と、切り換え信号発生回路１６９とから構成さ
れている。レジスタ１６１〜１６４には、ＶＧＡ描画デ
ータのウインド画面表示位置を示す座標アドレスが格納
される。この場合、ウインド画面表示位置はユーザによ
ってその始点（Ｘｓ，Ｙｓ）と終点（Ｘｅ，Ｙｅ）が指
定されるので、その指定された座標に従って、レジスタ
１６１〜１６４には、それぞれ対応してＸｓ（Ｘスター
トアドレス）、Ｘｅ（Ｘエンドアドレス）、Ｙｓ（Ｙス
タートアドレス）、Ｙｅ（Ｙエンドアドレス）がホスト
ＣＰＵ１によって設定される。レジスタ１６１〜１６４
の設定値は、それぞれ比較器１６５〜１６８の第１入力
に供給される。

【００３７】比較器１６５，１６６の第２入力には、Ｘ
ＧＡ表示アドレス発生回路１４１から出力される表示画
面上の走査位置を示すＸ−Ｙアドレス内のＸアドレスが
入力される。また、比較器１６７，１６８の第２入力に
は、ＸＧＡ表示アドレス発生回路１４１から出力される
表示画面上の走査位置を示すＸ−Ｙアドレス内のＹアド
レスが入力される。

【００３８】比較器１６５は、ＸＧＡ表示アドレス発生
回路１４１から出力されるＸアドレスがＸスタートアド
レスと一致した際に論理“１”の一致信号を発生する。
同様に、比較器１６６はＸＧＡ表示アドレス発生回路１
４１から出力されるＸアドレスがＸエンドアドレスと一
致した際に論理“１”の一致信号を発生し、比較器１６
７はＸＧＡ表示アドレス発生回路１４１から出力される
ＹアドレスがＹスタートアドレスと一致した際に論理
“１”の一致信号を発生し、さらに、比較器１６８はＸ
ＧＡ表示アドレス発生回路１４１から出力されるＹアド
レスがＹエンドアドレスと一致した際に論理“１”の一
致信号を発生する。

【００３９】切り換え信号発生回路１６９は、比較器１
６５〜１６８からそれぞれ出力される一致信号の組み合
わせに基づいてウインド画面領域外からウインド画面領
域内への走査位置の切り替わり、およびウインド画面領
域内からウインド画面領域外への走査位置の切り替わり
を検出する。ウインド画面領域外からウインド画面領域
内への走査位置の切り替わりを検出した場合には、切り
換え信号発生回路１６９は、画面表示されるデータがＸ
ＧＡからＶＧＡの描画データに切り換えられるようにセ
レクタ１４３，１９の選択動作をＸＧＡからＶＧＡ側に
切り換える。また、ウインド画面領域内からウインド画
面領域外への走査位置の切り替りを検出した場合には、
切り換え信号発生回路１６９は、画面表示されるデータ
がＶＧＡからＸＧＡの描画データに切り換えられるよう
にセレクタ１４３，１９の選択動作をＶＧＡからＸＧＡ
側に切り換える。

【００４０】切り換え信号発生回路１６９によってセレ
クタ１４３，１９の選択動作がＸＧＡ側に設定されてい
る場合には、デュアルポート画像メモリ（ＶＲＡＭ）１
７にＸＧＡ表示アドレスが入力されることにより、ＸＧ
Ａ仕様の描画データがデュアルポート画像メモリ（ＶＲ
ＡＭ）１７の３２ビット幅のシリアルポート（ＳＯ）か
ら順次読み出される。このＸＧＡ仕様の描画データは、
ＸＧＡ表示回路１８２のパラレル／シリアル変換回路
（Ｐ／Ｓ）１８２ａを介してビデオＤＡＣ２０に送ら
れ、そこでＲ，Ｇ，Ｂのアナログビデオ信号に変換され
る。

【００４１】一方、切り換え信号発生回路１６９によっ
てセレクタ１４３，１９の選択動作がＶＧＡ側に設定さ
れている場合には、デュアルポート画像メモリ（ＶＲＡ
Ｍ）１７にＶＧＡ表示アドレスが入力されることによ
り、ＶＧＡ仕様の描画データがデュアルポート画像メモ
リ（ＶＲＡＭ）１７の３２ビット幅のパラレルポート
（ＤＡＴＡ）から読み出される。このＶＧＡ仕様の描画
データは、ＶＧＡ表示回路１８１のパラレル／シリアル
変換回路（Ｐ／Ｓ）１８１ａ、カラーパレット１８１ｂ
を介してビデオＤＡＣ２０に送られ、そこでＲ，Ｇ，Ｂ
のアナログビデオ信号に変換される。

【００４２】次に、図６を参照して、ＶＧＡ表示回路１
８２のパラレル／シリアル変換回路（Ｐ／Ｓ）１８２ａ
およびカラーパレット１８２ｂと、ビデオＤＡＣ２０と
によって実行されるＶＧＡ描画データからアナログビデ
オ信号への変換動作について具体的に説明する。

【００４３】例えば、図示のようにプレーン０〜３の４
個のプレーンにＶＧＡ仕様の描画データが格納されてい
る場合、プレーン０〜３の各々からはＶＧＡアドレスに
よって指定される格納位置の８ビットが同時に読み出さ
れ、合計３２ビットのデータがデュアルポート画像メモ
リ（ＶＲＡＭ）１７のパラレルポート（ＤＡＴＡ）から
読み出される。この３２ビットのデータは、パラレル／
シリアル変換回路１８２ａに供給される。パラレル／シ
リアル変換回路１８２ａでは、各プレーン毎に８ビット
のパラレルデータをシリアルデータに変換し、プレーン
０〜３にそれぞれ対応する４ビットデータを出力する。
この４ビットデータは、１画素分の色情報を示すもので
ある。

【００４４】パラレル／シリアル変換回路１８２ａから
の４ビットデータは、パレット１８２ｂ内のデコーダ３
１に入力されてデコードされる。この４ビットデータの
デコードの結果、カラーパレットレジスタ群３２内の１
６個のカラーパレットレジスタのうちの１個が選択され
る。各カラーパレットレジスタには６ビットの色情報が
設定されている。１６個のカラーパレットレジスタのう
ちのどれが選択されるかは４ビットデータの内容によっ
て決定されるので、これによって１６色同時表示を実現
できる。

【００４５】デコーダ３１によって選択されたカラーパ
レットレジスタからはそこに設定されている６ビットが
読み出され、これにカラーセレクトレジスタ３３に設定
されている２ビットが追加されて合計８ビットのデータ
が生成される。このパレット１８１ｂからの８ビットの
データは、ビデオＤＡＣ２０に送られる。

【００４６】ビデオＤＡＣ２０においては、８ビットの
データがデコーダ４１に入力されてデコードされる。こ
の８ビットデータのデコードの結果、カラーレジスタ群
４２内の２５６個のカラーレジスタのうちの１個が選択
される。各カラーレジスタには、Ｒ，Ｇ，Ｂ毎に６ビッ
トの色情報が割り当てられた合計１８ビットの色情報が
設定されている。デコーダ４１によって選択されたカラ
ーレジスタに設定されている各Ｒ，Ｇ，Ｂの６ビットデ
ータは、対応するデジタル／アナログコンバ−タ（ＤＡ
Ｃ）４３〜４５に入力される。デジタル／アナログコン
バ−タ（ＤＡＣ）４３〜４５からはアナログのＲ，Ｇ，
Ｂビデオ信号がそれぞれ出力される。

【００４７】次に、図７を参照して、ＸＧＡ表示回路１
８１のパラレル／シリアル変換回路（Ｐ／Ｓ）１８１ａ
と、ビデオＤＡＣ２０とによって実行されるＸＧＡ描画
データからアナログビデオ信号への変換動作について具
体的に説明する。

【００４８】例えば、図示のように８ビット／ピクセル
でＸＧＡ仕様の描画データが格納されている場合、４ド
ット分の画像データに対応する３２ビットデータがデュ
アルポート画像メモリ（ＶＲＡＭ）１７のシリアルポー
ト（ＳＯ）からパラレル／シリアル変換回路１８１ａに
供給される。パラレル／シリアル変換回路１８１ａで
は、４画素分の画像データ（８×４＝３２ビット）から
１画素単位（８ビット）でデータが順番に切り出され、
８ビット単位でシリアルに出力される。

【００４９】パラレル／シリアル変換回路１８１ａから
の８ビットデータは、ＶＧＡ描画データの場合のパレッ
ト１８２ｂの出力と同様にして、ビデオＤＡＣ２０に送
られる。ビデオＤＡＣ２０においては、８ビットのデー
タがデコーダ４１に入力されてデコードされる。この８
ビットデータのデコードの結果、カラーレジスタ群４２
内の２５６個のカラーレジスタのうちの１個が選択され
る。このように、８ビットのデータの内容によって２５
６個のカラーレジスタのうちのいずれか１個が選択され
ので、２５６色同時表示が実現できる。各カラーレジス
タには、Ｒ，Ｇ，Ｂ毎に６ビットの色情報が割り当てら
れた合計１８ビットの色情報が設定されている。デコー
ダ４１によって選択されたカラーレジスタに設定されて
いる各Ｒ，Ｇ，Ｂの６ビットデータは、対応するデジタ
ル／アナログコンバ−タ（ＤＡＣ）４３〜４５に入力さ
れる。デジタル／アナログコンバ−タ（ＤＡＣ）４３〜
４５からはアナログのＲ，Ｇ，Ｂビデオ信号がそれぞれ
出力される。

【００５０】ＸＧＡ仕様の描画データが４ビット／ピク
セルの場合についても、同様にしてビデオデータへの変
換処理を行なうことができる。ただし、この場には、デ
ュアルポート画像メモリ（ＶＲＡＭ）１７から読み出さ
れる３２ビットデータは８画素分のデータであるため、
パラレル／シリアル変換回路１８１ａでは、その８画素
分の画像データから１画素単位（４ビット）でデータが
順番に切り出され、４ビット単位でシリアルに出力され
る。

【００５１】次に、図８乃至図１０を参照して、図１の
表示制御装置１０によってＸＧＡ仕様の高解像度画面上
にＶＧＡ仕様の中低解像度画面をウインド表示する場合
の動作を説明する。

【００５２】ここでは、図８に示されているように、１
０２４×７６８ドットのＸＧＡ仕様の高解像度画面上に
６４０×４８０ドットのＶＧＡ仕様の中低解像度のウイ
ンド画面を表示する場合を想定する。ウインド画面の表
示位置は、その始点座標が（Ｘｓ，Ｙｓ）、終点座標が
（Ｘｅ，Ｙｅ）で指定されているものとする。

【００５３】この場合、図９に示されているように、表
示画面上におけるＹ座標がＹ0 〜Ｙs-1 までの範囲、お
よびＹｅ+1〜Ｙ767 の範囲では、デュアルポート画像メ
モリ（ＶＲＡＭ）１７のシリアルポート（Ｓ０）から読
み出されるＸＧＡ仕様の描画データが画面表示される。
また、表示画面上におけるＹ座標がＹｓ〜Ｙｅまでの範
囲では、画面上の走査位置のＸ座標がＸ0 〜Ｘs-1 にあ
る時にはＸＧＡ仕様の描画データが画面表示され、画面
上の走査位置のＸ座標がＸs 〜Ｘe にある時にはデュア
ルポート画像メモリ（ＶＲＡＭ）１７のパラレルポート
（ＤＡＴＡ）から読み出されるＶＧＡ仕様の描画データ
が画面表示され、さらに、画面上の走査位置のＸ座標が
Ｘｅ+1〜Ｘ1023にある時には再びＸＧＡ仕様の描画デー
タが画面表示される。図１０には、図９に示されている
ように画面表示データがＸＧＡとＶＧＡとで切り換えら
れる場合における詳細な動作タイミングが示されてい
る。

【００５４】図１０において、（ａ）はＣＲＴ／メモリ
コントローラ１４からディスプレイ３に供給される水平
同期信号（Ｈ−ＳＹＮＣ）であり、（ｂ）は１水平走査
期間内の実際のデータ表示期間（Ｈ−ＤＩＳＰＬＡＹ）
である。

【００５５】ディスプレイ３にＸＧＡ仕様の１０２４×
７６８ドットの高解像度画面を表示する際には、このデ
ータ表示期間（Ｈ−ＤＩＳＰＬＡＹ）内に１０２４ドッ
ト分のデータ表示が実行されるように、ディスプレイ３
が走査される。この走査タイミングに同期して、ＸＧＡ
表示アドレス発生回路１４１からは、（ｃ），（ｄ）に
それぞれ示すようなＸＧＡ表示画面上の走査位置を示す
Ｘアドレス（Ｘ−ＡＤＤＲ）とＹアドレス（Ｙ−ＡＤＤ
Ｒ）が出力される。Ｘアドレス（Ｘ−ＡＤＤＲ）は、走
査対象のドットに応じて順次増分される。また、Ｙアド
レス（Ｙ−ＡＤＤＲ）は、走査対象の表示ラインが更新
される度に増分される。

【００５６】（ｅ），（ｆ），（ｇ）は、それぞれ走査
位置を示すＹ座標がＹ0 〜Ｙs-1 の範囲にある場合と、
Ｙs 〜Ｙe の範囲にある場合と、Ｙe+1 〜Ｙ767 の範囲
にある場合に対応するメモリサイクルを示すものであ
る。ここで、“ＸＸ”は、ＸＧＡの描画データをシリア
ルポート（ＳＯ）から読み出す際のデータ転送サイクル
を示している。このデータ転送サイクルは、図示のよう
に、水平ブランクング期間において設定され、水平ブラ
ンクング期間毎にＸＧＡアドレスが更新される。データ
転送サイクルでは、１つのＸＧＡアドレスの入力によっ
て１表示ライン分のＸＧＡ描画データ（１０２４ドット
＝１０２４×８ビット）が読み出される。

【００５７】また、（ｆ）に示されている様に、Ｙ座標
がＹ0 〜Ｙs-1 の範囲にある場合において、Ｘ座標がＸ
ｓ〜Ｘｅの範囲にある時には、メモリリードサイクル
“ＶＶ”が設定される。このメモリリードサイクル“Ｖ
Ｖ”は、ＶＧＡの描画データをパラレルポート（ＤＡＴ
Ａ）から読み出す際のリードサイクルであり、１回のリ
ードアクセスによって例えば前述したように３２ビット
のデータをリードできる。

【００５８】Ｘ座標がＸｓ〜Ｘｅの範囲にある場合にお
けるリードサイクル“ＶＶ”の期間では、（ｈ）に示さ
れている様に、ＶＧＡアドレス（ＶＧＡ ＡＤＤＲ）
は、“ＶＡ”，“ＶＡ＋１”，…“ＶＡ＋７９”のよう
に１回のリードサイクル“ＶＶ”毎に順次更新されなが
らデュアルポート画像メモリ（ＶＲＡＭ）１７に入力さ
れる。このようなＶＧＡアドレスによる１回のリードサ
イクル“ＶＶ”によって読み出されるのは前述のように
３２ビット＝８ビット×４（４はプレーン数）である
が、１画素が４ビットであるので、１回のリードサイク
ルによって読み出される画素データは８ドット分とな
る。このため、Ｘ座標がＸｓ〜Ｘｅの範囲にある時にお
いては、１表示ライン当たり８０回のリードサイクルが
実行され、これによって６４０ドット分のデータが読み
出される。

【００５９】また、ここで、“ＶＡ”は、ＶＧＡ仕様の
描画データが格納されているデュアルポート画像メモリ
（ＶＲＡＭ）１７内の記憶領域のライン先頭アドレスを
示すものであり、図２の様に記憶領域が割り当てられて
いる場合には、座標Ｙs の表示ラインについての“Ｖ
Ａ”はアドレス“Ａ００００”に対応する。走査対象の
表示ラインがＹｓからＹｓ＋１に切り替わった場合に
は、“ＶＡ”の値にオフセット値が加算される。このオ
フセット値は、デュアルポート画像メモリ（ＶＲＡＭ）
１７の記憶領域に割り当てられたＸ方向のアドレス幅で
ある。

【００６０】さらに、図１０において、“Ｔｆ”は、Ｖ
ＧＡ仕様の描画データの表示期間中におけるメモリサイ
クルの空き時間である。ＶＧＡ仕様の描画データはパラ
レルポート（ＤＡＴＡ）を使って読み出されているの
で、ＶＧＡ仕様の描画データの表示期間中においては、
ホストＣＰＵ１によるデュアルポート画像メモリ（ＶＲ
ＡＭ）１７に対するリード／ライトアクセス“ＣＰ”
は、メモリサイクルの空き時間“Ｔｆ”の期間に実行さ
れることになる。この場合、ホストＣＰＵ１によるリー
ド／ライトアクセス“ＣＰ”のアクセス回数は空き時間
“Ｔｆ”の長さで決定され、“Ｔｆ”が短い場合には描
画データの更新のためにアクセスが何度かに分けて実行
される。

【００６１】以上のように、この実施例においては、Ｖ
ＧＡ描画データのウインド画面の表示位置は、ディスプ
レイ３に高解像度画面を表示するための走査位置を示す
座標アドレスと比較され、この比較結果に基づいて走査
位置がウインド画面外にあるかウインド画面内にあるか
が画面切り替え回路１６で検出される。走査位置がウイ
ンド画面内にある場合には、パックドピクセル方式のＸ
ＧＡ描画データに代わってメモリプレーン方式のＶＧＡ
描画データが読み出され、これがＶＧＡ表示回路１８２
でビデオ信号に変換されてディスプレイ３の高解像度表
示画面上にウインド表示される。

【００６２】このように、色情報のマッピング形式が異
なるＸＧＡとＶＧＡの異なる仕様の描画データがそれぞ
れ別の回路でビデオ信号に変換され、ウインド画面領域
外と領域内とでＸＧＡとＶＧＡ描画データが切り替えら
れてディスプレイ３に供給されるので、ソウトウェアに
よるエミュレーション処理を行うこと無く、ＶＧＡ描画
データのイメージをＸＧＡ仕様の高解像度画面上に直接
的にウインド表示することができる。

【００６３】したがって、この表示制御装置１０を表示
サブシステムとしてコンピュータシステムに装着する
と、ＸＧＡの高解像度画面上にＶＧＡの仕様に適合した
従来のアプリケーションプログラムで作成された中低解
像度の描画データをウインド表示するといった運用形態
を取ることができ、ウインド表示を多用するグラフィカ
ル・ユーザ・インターフェースに必要な性能を十分に提
供できるようになる。

【００６４】尚、この実施例では、高解像度描画データ
の仕様としてＸＧＡ、中低解像度描画データの仕様とし
てＶＧＡを例にとったが、色情報マッピング形式等の仕
様と解像度がそれぞれ異なる描画データであれば、ＸＧ
Ａ，ＶＧＡの場合と同様にして、高解像度画面上に仕様
の異なる中低解像度の描画データを高速でウインド表示
する事ができる。この場合、高解像度描画データとして
は例えばＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐ
ｈｉｃｓ Ａｒｒａｙ）仕様のもの、中低解像度の描画
データとしてはＣＧＡ（Ｃｏｌｏｒ Ｇｒａｐｈｉｃｓ
Ａｄａｐｔｏｒ）／ＥＧＡ（Ｅｎｈａｎｃｅｄ Ｇｒ
ａｐｈｉｃｓ Ａｄａｐｔｏｒ）仕様のものが適用でき
る。

【００６５】さらに、この実施例では、制御の簡単化の
ためにデュアルポート画像メモリ（ＶＲＡＭ）１７のシ
リアルポートからＸＧＡ仕様の描画データを読み出し、
そのパラレルポートからＶＧＡ仕様の描画データを読み
出して、ホストＣＰＵ１による描画データ更新のための
リード／ライトサイクルを多少犠牲にする構成とした
が、ＸＧＡとＶＧＡの描画データ双方をシリアルポート
から読み出すことも可能である。

【００６６】ただし、この場合には、ＸＧＡ描画データ
を読み出す際のデータ転送サイクルとＶＧＡ描画データ
を読み出す際のデータ転送サイクルとを切り替えるため
の複雑な制御が必要となる。

【００６７】

【発明の効果】以上説明したように、この発明によれ
ば、ソウトウェアによるエミュレーション処理を行うこ
と無く、高解像度画面上にそれとは仕様の異なる中低解
像度の描画データを高速にウインド表示することがで
き、中低解像度の描画データの仕様にあった既存のソフ
トウェア資源を有効に利用しつつグラフィカル・ユーザ
・インターフェースに必要な性能を十分に提供できるよ
うになる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる表示制御装置の全
体のシステム構成を示すブロック図。

【図２】同実施例に設けられた画像メモリ上の記憶領域
の割り当ての一例を示す図。

【図３】同実施例で高解像度表示画面上に表示される高
解像度描画データのメモリマッピング形式の一例を示す
図。

【図４】同実施例で高解像度表示画面上のウインド内に
表示される中低解像度描画データのメモリマッピング形
式の一例を示す図。

【図５】図１のシステム構成から要部を抽出して示す回
路構成図。

【図６】同実施例において実行される中低解像度描画デ
ータからビデオ信号への変換動作の原理を説明するため
の図。

【図７】同実施例において実行される高解像度描画デー
タからビデオ信号への変換動作の原理を説明するための
図。

【図８】同実施例において高解像度画面上に割り当てら
れるウインド画面の一例を示す図。

【図９】同実施例における高解像度画面上に表示される
描画データの切り替わりの様子を示す図。

【図１０】同実施例において実行される描画データの切
り替え動作を説明するためのタイミングチャート。

【符号の説明】

１…ホストＣＰＵ、２…システムバス、３…ディスプレ
イ、１０…表示制御装置、１４…ＣＲＴ／メモリコント
ローラ、１６…画面切り換え回路、１７…デュアルポー
ト画像メモリ、１８…ビデオ信号変換回路、１９…ビデ
オ信号セレクタ、２０…ビデオＤＡＣ、１４１…ＸＧＡ
表示アドレス発生回路、１４２…ＶＧＡ表示アドレス発
生回路、１４３…アドレスセレクタ、１８１…ＸＧＡ表
示回路、１８２…ＶＧＡ表示回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１解像度で画面表示可能なディスプレ
   イを表示制御する表示制御装置において、 前記第１解像度を有する第１の描画データおよび前記第
   １解像度よりも低解像度の第２解像度を有する第２の描
   画データがそれぞれ異なる色情報マップング形式で格納
   される第１および第２の記憶領域を有する画像メモリ
   と、 前記ディスプレイに前記第１解像度の画面を表示するた
   めの走査タイミングに同期してその第１解像度の表示画
   面上の走査位置を示す座標アドレスを発生する手段と、 前記第１および第２の記憶領域から前記第１および第２
   の描画データをそれぞれ読み出すための第１および第２
   の読み出しアドレスを発生する手段と、 前記第１および第２の読み出しアドレスの一方を選択し
   て前記画像メモリに供給するアドレス選択手段と、 前記ディスプレイの第１解像度の表示画面上に前記第２
   解像度の第２の描画データをウインド表示するためのウ
   インド画面表示位置を指定する手段と、 前記第１および第２の描画データをそれぞれ対応する色
   情報マッピング形式に従って前記第１および第２のビデ
   オ信号に変換する第１および第２のビデオ信号変換手段
   と、 前記第１および第２のビデオ信号の一方を選択して前記
   ディスプレイに供給するビデオ信号選択手段と、 前記ウインド画面表示位置と前記座標アドレスとに基づ
   いて前記第１解像度の表示画面上の走査位置が前記ウイ
   ンド画面外にあるかウインド画面内にあるかを検出し、
   前記第１解像度の表示画面上にウインド画面外とウイン
   ド画面内とで前記第１および第２の描画データが切り替
   え表示されるように前記アドレス選択手段およびビデオ
   信号選択手段の選択動作を制御する手段とを具備するこ
   とを特徴とする表示制御装置。
2. 【請求項２】 前記第１の描画データはパックドピクセ
   ル方式によって格納され、前記第２の描画データはメモ
   リプレーン方式で格納されていることを特徴とする請求
   項１記載の表示制御装置。
3. 【請求項３】 前記画像メモリはシリアルアクセスのた
   めのシリアル入出力ポートとランダムアクセスのための
   パラレル入出力ポートとを持つデュアルポートメモリで
   あり、前記第１および第２の描画データは前記シリアル
   入出力ポートおよび前記パラレル入出力ポートからそれ
   ぞれ読み出されることを特徴とする請求項１記載の表示
   制御装置。