JPH05282196A

JPH05282196A - 画像処理装置

Info

Publication number: JPH05282196A
Application number: JP7477392A
Authority: JP
Inventors: Yuji Hayata; 裕治早田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-03-30
Filing date: 1992-03-30
Publication date: 1993-10-29

Abstract

(57)【要約】【目的】メモリ容量が拡張可能な画像処理装置にあっ
て、増設されるメモリ容量を、余計なセンス信号を増や
すことなく判定する。【構成】増設メモリボード１０１・１０４・１０５に
は電源電圧Ｖｃｃに接続された抵抗値Ｒの抵抗器１０７
・１０８・１０９が配設されている。各抵抗Ｒは、ボー
ドをメインボード１０２に接続すると並列的に接続され
る。メインボードには、メモリボードの抵抗と直列に接
続される抵抗値Ｒの抵抗器１１０が配設されている。抵
抗器１１０は一方が接地されており、一方の点ＰがＡ／
Ｄ変換器に入力されている。点Ｐにおける電圧Ｖは、電
源電圧をＶｃｃ、メモリボードの数をｎとすると、Ｖｃ
ｃ×ｎ／（ｎ＋１）となる。ＣＰＵ１０３は電圧Ｖを検
出し、ｎの値を決める。また、デューティ比を変更する
ことで画素の大きさを変更する構成もある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データを出力する
画像処理装置に関するものである。

【０００２】

【従来の技術】従来、画像処理装置では大量のメモリを
使用しているが、容量の大きなメモリは高価なため、装
置自体のスピードアップや解像度を高めるなどの機能ア
ップを行う度にメモリの容量を増設出来る様に設計され
ている。そのため、メモリが設けられている回路基板上
に、予め新たに増設用のメモリ基板を追加するための回
路が設けられていた。このような回路では、増設した基
板についてはボードセンス信号を設けてあり、その信号
により増設された容量を認識していた。

【０００３】また、従来の画像処理装置では、出力する
ビットイメージの画像データを所定の周波数で出力デバ
イスに送信していた。

【０００４】

【発明が解決しようとしている課題】しかしながら、こ
のような装置としては、メモリ基板が増設される数だけ
のボードセンス信号（基板が接続されているか否かを判
断する信号）が必要となり、メモリの増設を必要としな
い場合には無駄な機能となるばかりか、コストアップの
原因となる。

【０００５】また、前もってボードセンス信号の数が定
められている為、仕様の変更やメモリ素子の小型化によ
り大容量のメモリ基板を設計しても対応出来ない。例え
ば従来と同じ大きさのメモリ基板に従来より大きな容量
のメモリ素子が実装出来ても、ボードセンス信号は基板
の数を認識するための信号であるため、画像処理装置は
そのことを認識出来ない。

【０００６】本発明は上記従来例に鑑みてなされたもの
で、増設用のメモリ基板を変更しても、それに柔軟に対
応できる画像処理装置を提供することを目的とする。

【０００７】また、出力するビットイメージの画像デー
タが所定の周波数で出力されてしまうと、出力デバイス
の性能や使用環境の違いにより、同じ制御をしていても
出力される画像に微妙な濃淡の差が生じることがある。
これを補正するために、出力デバイスに濃淡を調整する
ためのボリュームを設けていたが、画像データのデータ
源から調整できる様にすると複雑な構成となるし、出力
デバイスで手動で調整するものは設定が煩わしかった。

【０００８】本発明は上記従来例に鑑みてなされたもの
で、出力される画像の画素の大きさを簡単に調整できる
画像処理装置を提供することをも目的とする。

【０００９】

【課題を解決するための手段】及び

【作用】上記目的を達成するために、本発明の画像処理
装置は次のような構成からなる。

【００１０】記憶素子を増設して記憶容量を増大するこ
とができる画像処理装置であって、増設する記憶容量に
対応したレベルの電圧を出力する出力手段と、電圧レベ
ルを検出する検出手段と、前記検出手段により検出した
電圧レベルに基づいて、増設された記憶容量を判定する
判定手段とを備えることを特徴とする。

【００１１】また、ドットイメージデータをクロック信
号に同期した矩形信号として出力する画像処理装置であ
って、前記矩形信号の位相をずらすシフト手段と、前記
変位相手段により位相のずれた矩形信号と、その元とな
る矩形信号とに基づいて、前記矩形信号のデューティ比
を変えるデューティ比変更手段とを備えることを特徴と
する。

【００１２】好ましくは、更に前記シフト手段によりず
らされる位相の量を選択する選択手段を更に備える。

【００１３】

【実施例】

［第１実施例］以下、本発明の実施例として、レーザビ
ーム方式のプリンタの説明を図を用いて行う。

【００１４】図１０は実施例のレーザビームプリンタ
（以下、ＬＢＰと略す）の内部構造を示す断面図で、こ
のＬＢＰは、文字パターンデータ等を入力して記録紙に
印刷することができる。

【００１５】図において、７４０はＬＢＰ本体であり、
供給される文字パターン等を基に、記録媒体である記録
紙上に像を形成する。７００は操作のためのスイツチ及
びＬＥＤ表示器などが配されている操作パネル、７０１
はＬＢＰ７４０全体の制御及び文字パターン情報等を解
析するプリンタ制御ユニツトである。このプリンタ制御
ユニツト７０１は主に文字パターン情報をビデオ信号に
変換してレーザドライバ７０２に出力する。

【００１６】レーザドライバ７０２は半導体レーザ７０
３を駆動するための回路であり、入力されたビデオ信号
に応じて半導体レーザ７０３から発射されるレーザ光７
０４をオン・オフ切替えする。レーザ光７０４は回転多
面鏡７０５で左右方向に振られて静電ドラム７０６上を
走査する。これにより、静電ドラム７０６上には文字パ
ターンの静電潜像が形成される。この潜像は静電ドラム
７０６周囲の現像ユニツト７０７により現像された後、
記録紙に転写される。この記録紙にはカツトシートを用
い、カツトシート記録紙はＬＢＰ７４０に装着した用紙
カセツト７０８に収納され、給紙ローラ７０９及び搬送
ローラ７１０と７１１とにより装置内に取込まれて、静
電ドラム７０６に供給される。

【００１７】以上のように構成されるプリンタにおい
て、その制御部分をより詳しく説明する。

【００１８】図３は、プリンタ制御ユニット７０１のブ
ロック図である。図に於て、ＣＰＵ１０３は、ＲＡＭ部
３１０を利用してＲＯＭ部３１１に格納されたプログラ
ムを実行し、プリンタを制御する。ＲＡＭ部３１０は更
に３種の用途に分割されている。第１は、ホストから送
られてきたコードデータを蓄えておくページバッファメ
モリ３０４であり、第２は作業用に一時的なデータ等を
読み書きするためのワークバッファ３０５、第３は、ビ
ットイメージに展開した文字データを蓄えておくフレー
ムメモリ３０６である。また、ＲＯＭ部３１１は、フォ
ントを格納しておくフォントメモリ３０８と、ＣＰＵ１
０３が実行するファームウェアを格納しておくファーム
メモリ３０７とに分けることができる。

【００１９】更に、ホストとのデータのやりとりを行う
ための入力Ｉ／Ｆ（インターフェース）部３０１、記録
を実行する記録部（図９において、おおよそ制御ユニッ
ト７０１を除いた部分）とのやりとりをするための出力
Ｉ／Ｆ（インターフェース）部３０３、フレームメモリ
３０６を制御するＤＭＡＣ（ＤＭＡコントローラ）３０
９等が構成要素としてある。

【００２０】また、それら構成要素は、システムデータ
バス３１４、システムアドレスバス３１５で結ばれてお
り、双方向バス３１２、単方向バス３１３でバスの接続
を制御する。特に、フレームメモリ３０６は出力Ｉ／Ｆ
３０３と単方向のビデオデータライン３１６で接続され
ており、これはＤＭＡＣ３０９によって制御される。

【００２１】図１は、制御ユニット７０１のハードウエ
ア的な構成を表した図で、メインボード１０２にメイン
ＲＡＭボード１０１を接続したところを表している。メ
インＲＡＭボード１０１はメモリを増設するためのボー
ドである。メインボード１０２は、メインＲＡＭボード
１０１をコネクタ１０６で接続するように構成されてお
り、更に、メインＲＡＭボード１０１は、３枚までのサ
ブＲＡＭボードが増設できるように作られている。

【００２２】図において、メインＲＡＭボード１０１に
は、コネクタ１１１・１１２によりサブＲＡＭボード１
０４・１０５が接続されており、各ＲＡＭボード上に
は、抵抗値Ｒオーム（Ω）の抵抗Ｒｍ１０９・１０７・
１０８が実装されている。これら抵抗Ｒｍは、その一方
が電源電圧Ｖ_CCに接続され、もう一方がコネクタ１０４
・１０５を介して各抵抗Ｒが並列接続になるように配設
されている。また、メインボード１０２にも同じく抵抗
値Ｒの抵抗Ｒｃ１１０が実装され、この抵抗１１０は一
方が接地され、もう一方が、メインメモリボード１０１
とサブメモリボードとの合成抵抗とコネクタ１０６で接
続されるよう設けられている。また、メモリボードの合
成抵抗とメインボードの抵抗との間の点Ｐが、ＣＰＵ１
０３の内蔵するＡ／Ｄ変換機１０３１の入力ポートに接
続されている。なお、各ＲＡＭボード１０１・１０４・
１０５には、それぞれ０．５ＭＢのＲＡＭが実装されて
いる。また、本実施例においては、Ａ／Ｄ（アナログ／
デジタル変換８ｂｉｔ精度）ポート付きのＣＰＵ１０
３を使用している。

【００２３】以上のような構成において、ＣＰＵ１０３
はプリンタ立ち上げ時に次のように動作する。

【００２４】まず、ＣＰＵ１０３は、プリンタ制御ユニ
ット７０１の電源がＯＮされたところで、内部回路のチ
ェックを行う。その一連の動作として、ＲＡＭボード１
０１が実装されているか否かをＡ／Ｄ変換機１０３１を
通じて確認する。Ａ／Ｄ変換機１０３１には、点Ｐにお
ける電圧が入力されている。点Ｐにおける電圧Ｖｐは次
の式で与えられる。

【００２５】Ｖｐ＝Ｖ_cc×ｎ／（ｎ＋１） …（１）ただし、ｎは並列に接続された抵抗Ｒｍの数、すなわち
メインＲＡＭボードとサブＲＡＭボードを加えた枚数で
ある。本実施例ならば、メインＲＡＭボードにサブＲＡ
Ｍボードを２枚増設しているので、並列に接続される抵
抗Ｒｍは抵抗１０７・１０８・１０９の３つであり、ｎ
＝３である。

【００２６】Ａ／Ｄ変換機１０３１は、上式で与えられ
るＶｐを８ビットのデジタル値に変換する。すなわち、
式（１）で与えられる電圧Ｖｐの値０〜Ｖ_cc（Ｖ）を０
〜２５５に変換する。図２のグラフは、Ａ／Ｄ変換機１
０３１の出力する値と増設されたメモリボードｎとの関
係を表したものである。たとえば、ｎ＝１であれば、Ｖ
ｐ＝０．５×Ｖ_CCとなり、これを８ビットにデジタル化
すると、２５６×０．５＝１２８となる。図２は同様に
してｎ＝４まで表している。ただし、図２は後述のＣＰ
Ｕ１０３による判定のために用いるものであり、Ａ／Ｄ
変換機１０３１の出力に対して前後に５ずつの幅を持た
せている。

【００２７】このようにしてＡ／Ｄ変換機１０３１によ
りデジタル化された値は、ＣＰＵ１０３により、図４の
流れ図に従って判定される。

【００２８】まず、ＣＰＵ１０３は、点Ｐにおける電圧
ＶｐをＡ／Ｄ変換機１０３１によりデジタル化した値Ｖ
ｐｄを読み込む（Ｓ４０１）。Ｖｐｄが０であればメイ
ンＲＡＭボード１０１は接続されていない（Ｓ４０２−
Ｓ４０３）。また、Ｖｐｄの値が１２３〜１３３ならば
ＲＡＭボード１０１のみであり、０．５ＭＢの増設（Ｓ
４０４−Ｓ４０５）、１６５〜１７５ならばＲＡＭボー
ド１０１とサブＲＡＭボード１枚の合計１．０ＭＢの増
設（Ｓ４０６−Ｓ４０７）、１８７〜１９７ならばＲＡ
Ｍボード１０１とサブＲＡＭボード２枚が接続され、
１．５ＭＢの増設（Ｓ４０８−Ｓ４０９）、以上以外の
値ならばＲＡＭボード１０１とサブＲＡＭボード３枚が
接続され、２．０ＭＢの増設と判断することが出来る
（Ｓ４１０）。ここで読み込んだデジタル値に範囲があ
るのは、回路の誤差を含んでいる為である。

【００２９】図４の手順により、図１の構成では、ＣＰ
Ｕ１０３は、メインボードに３枚の増設用メモリボー
ド、すなわち１．５ＭＢのＲＡＭが接続されていると判
断する。こうして判定を終えると同時に、ＣＰＵ１０３
はＲＡＭをクリアし、ＲＡＭチェックを終了する。

【００３０】以上説明したような構成でＲＡＭの増設を
チェックするようにすれば、メインボードに設けるＲＡ
Ｍボード増設用のコネクタを１つだけにしても、増設さ
れるメモリボードにおいて構成を変更すれば、複数段階
のメモリ増設に対応できる。すなわち、１枚の増設用Ｒ
ＡＭボード（メインＲＡＭボードまたはサブＲＡＭボー
ド）を同じ寸法で容量の異なるＲＡＭボードとして変更
した場合でも、増設用ＲＡＭボードの変更だけで対応で
きる。

【００３１】例えば１枚のＲＡＭの容量が２倍、すなわ
ち１．０ＭＢのものを設計したときには、そのＲＡＭボ
ードに付ける抵抗Ｒｍの値をＲ／２Ωとして実装すれば
よい。これは、１枚０．５ＭＢのＲＡＭボード（抵抗Ｒ
ｍとしてＲΩの抵抗を備えた）を２枚接続したというこ
とであり、増設メモリの抵抗Ｒｍとして抵抗値ＲΩの抵
抗を２つ並列接続した場合と同じ抵抗値、すなわちＲ／
２Ωを１枚のＲＡＭボードに与えれば良いためである。
こうしておけば、点Ｐにおける電圧としては、０．５Ｍ
ＢのＲＡＭを２枚増設した場合と、１．０ＭＢのＲＡＭ
を１枚増設した場合とで同じ値になる。

【００３２】もちろん、１枚のＲＡＭボードの容量を３
倍・４倍にしても、そのボード上の抵抗Ｒｍの抵抗値を
Ｒ／３・Ｒ／４とすれば、２倍にした場合と同じよう
に、ＣＰＵ１０３はＲＡＭ容量を正しく判定できる。

【００３３】なお、本実施例では、図２に見られるよう
に、８ビットのＡ／Ｄ変換機１０３１の出力を判定する
際の誤差を±５としているために、正しき判定できる上
限として増設メモリを４枚までと限ったが、誤差を小さ
くすることで、或はＡ／Ｄ変換機の出力ビット数を増や
すことでより多くのＲＡＭボードを増設させることがで
きる。

【００３４】以上のように構成される制御ユニット７０
１では、増設されたＲＡＭボードの容量を電圧レベルで
判断するため、増設されるＲＡＭボードのメモリ容量が
増えても、ボードのセンス信号を増やす等の変更をメイ
ンボードに施さずに、接続されているＲＡＭボードの容
量を判断する事が出来る。

【００３５】尚、本発明は、複数の機器から構成される
システムに適用しても１つの機器から成る装置に適用し
ても良い。また、本発明は、システム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。また、本実施例はレーザビ
ーム方式に限ったものでなく、メモリの増設ができるよ
うに設計された装置であれば適用することができる。

【００３６】

【他の実施例】

［第２実施例］本発明のもうひとつの実施例として、最
初の実施例と同じく、レーザビーム方式のプリンタを図
を用いて説明する。プリンタ全体の構成は前の実施例で
図１０として説明したものと同じ構成である。そのプリ
ンタにおいて、ビデオ信号を処理する制御ユニット７０
１の構成を説明する。

【００３７】図８は、プリンタ制御ユニット７０１のブ
ロック図である。図に於て、ＣＰＵ１０３は、ＲＡＭ部
３１０を利用してＲＯＭ部３１１に格納されたプログラ
ムを実行し、プリンタを制御する。ＲＡＭ部３１０は更
に３種の用途に分割されている。第１は、ホストから送
られてきたコードデータを蓄えておくページバッファメ
モリ３０４であり、第２は作業用に一時的なデータ等を
読み書きするためのワークバッファ３０５、第３は、ビ
ットイメージに展開した文字データを蓄えておくフレー
ムバッファメモリ３０６である。また、ＲＯＭ部３１１
は、フォントを格納しておくフォントメモリ３０８と、
ＣＰＵ１０３が実行するファームウェアを格納しておく
ファームメモリ３０７とに分けることができる。

【００３８】更に、ホストとのデータのやりとりを行う
ための入力Ｉ／Ｆ（インターフェース）部３０１、記録
を実行する記録部（図９において、おおよそ制御ユニッ
ト７０１を除いた部分）とのやりとりをするための出力
Ｉ／Ｆ（インターフェース）部３０３、フレームバッフ
ァメモリを制御するＤＭＡＣ（ＤＭＡコントローラ）３
０９等が構成要素としてある。

【００３９】また、それら構成要素は、システムデータ
バス３１４、システムアドレスバス３１５で結ばれてお
り、双方向バス３１２、単方向バス３１３でバスの接続
を制御する。特に、フレームメモリ３０６は出力Ｉ／Ｆ
３０３と単方向のビデオデータライン３１６で接続され
ており、これはＤＭＡＣによって制御される。

【００４０】以上に加えて、ビデオ信号制御部５００が
追加されている。ビデオ信号制御部５００には、システ
ムデータバス３１４とビデオデータライン３１６、及び
その他の制御信号が入力され、１画素のドットをどの程
度の大きさで表現するかを調整して出力Ｉ／Ｆ３０３に
ビデオ信号を出力する。このビデオ信号制御部５００の
より詳細な構成を表した図が図５である。

【００４１】図５を参照して、ビデオ信号制御部５００
の動作を説明する。

【００４２】ＣＰＵ１０３は、記録すべき画像データを
フレームメモリ３０６に格納し、そのデータをビデオ信
号制御部５００を介して記録部に出力して記録する。１
ページ分のデータを出力する前に、ＣＰＵ１０３はビデ
オ信号制御部５００に対し、ドットをどの程度の大きさ
にするかを、ラッチ５０５に書き込む。ラッチ５０５の
値は、後述のようにセレクタ５０４及びセレクタ５０７
の選択信号となる。その後、ＤＭＡにより、フレームメ
モリ３０６からビデオ信号制御部５００にビデオ信号５
０８を転送する。画像データがビデオ信号制御部５００
に入力されると、ビデオ信号制御部５００は次のように
動く。

【００４３】ビデオクロックを発生するカウンタ５０２
は４桁のオートマチックカウンタであり、その最上位桁
Ｄがビデオクロックとなっている。下位の３桁Ｃ・Ｂ・
Ａは、ビデオクロックの２倍・４倍・８倍の周波数のク
ロックとして波形整形回路５０３にビデオクロック桁Ｄ
と共に入力される。図６の信号Ａ・Ｂ・Ｃ・Ｄは、波形
整形回路５０３に入力される信号を表している。ｔは信
号Ａの周期で、ビデオクロックの周期の８分の１に当た
る。

【００４４】波形整形回路５０３は、入力信号Ａ・Ｂ・
Ｃ・Ｄを元に、８ｔを周期とし（すなわち、ビデオクロ
ックと同周期）、ビデオクロックと互いに時間ｔずつず
れた信号Ｓ１〜Ｓ７の８つの信号を生成する。図６にお
いて、Ｓ１〜Ｓ７が生成された信号であり、ビデオクロ
ックに対し時間ｔ〜７ｔずつ遅れた信号となっている。
これらの信号は、信号Ａ〜Ｄに論理操作を施すことで簡
単に得ることができる。

【００４５】セレクタ５０４は、信号Ｓ１〜Ｓ７から１
つの信号を選択して、ラッチ５０６のクロックとして入
力する。

【００４６】一方、ビデオ信号はラッチ５０１に入力さ
れる。ラッチ５０１のクロックはビデオクロックそのも
のである。ラッチ５０１に保持されるデータが図７のビ
デオ信号Ｎである。この信号Ｎはラッチ５０６のデータ
入力となっている。前に説明したとおり、ラッチ５０６
のクロックはビデオクロックに対してｔ〜７ｔの遅れが
あるため、保持するデータは図７の信号Ｎ′のように、
クロックの遅れ分だけ信号Ｎに対して位相がずれる。こ
れらビデオ信号Ｎと位相のずれた信号Ｎ′とを、論理和
ゲート５１１に入力して論理和信号Ｄをとり、論理積ゲ
ート５１０に入力して論理積信号Ｌをとる。

【００４７】図７のように、ビデオ信号Ｎに対して位相
がｔ_s （ｔ_s ＝ｔ〜７ｔ）ずれた信号Ｎ′と元の信号Ｎ
との論理和Ｄをとると、信号Ｄは値“１”の部分の幅が
時間ｔ_s 分広がり（以後、ｔ_s 分太らせたという）、論
理積Ｄをとると信号Ｄは値“１”の部分の幅が時間ｔ_s
分狭まって（以後、ｔ_s 分痩せさせたという）出力する
ビデオ信号のデューティ比を変えることができる。こう
して得られた信号Ｄ及びＬは、ビデオ信号Ｎと共にセレ
クタ５０７に入力され、そのうちのひとつが出力信号と
して出力Ｉ／Ｆ３０３に入力される。その際の選択信号
は、ラッチ５０５にＣＰＵ１０３が書き込んだ値であ
る。

【００４８】たとえば、ラッチ５０５に選択信号とし
て、「セレクタ５０４については信号Ｓ３を選択し、セ
レクタ５０７については信号Ｄを選択する」という値を
セットすると、セレクタ５０７から出力される信号は、
信号Ｎを３ｔ分太らせた信号となる。また、「セレクタ
５０４については信号Ｓ２を選択し、セレクタ５０７に
ついては信号Ｌを選択する」とすれば、出力信号は信号
Ｎを２ｔ分痩せさせた信号となる。なお、図でわかるよ
うに、セレクタ５０７で信号Ｎを選択する場合には、セ
レクタ５０４の選択信号は意味を持たない。

【００４９】以上のようにして得られたビデオ信号をＩ
／Ｆ３０３から記録部に入力し、記録部において記録す
る画素の大きさをそのデューティ比により制御すれば、
本来の画素の大きさに対してその大きさの８分の１単位
で、画素の大きさを調整することができる。すなわち、
ＣＰＵ１０３によりラッチ５０５に書き込むデータを変
更すれば、画素の大きさ、すなわち、線の太さや記録の
濃さを微調整することができる。

【００５０】なお、本実施例では、カウンタ５０２は４
桁のためにビデオクロックの８分の１周期単位の調整と
なったが、カウンタ５０２を５桁にすればビデオクロッ
クの１６分の１周期単位での調整ができる。このよう
に、カウンタ５０２を変更すれば、調整の幅を変更でき
る。［第３実施例］第２実施例のビデオ信号制御部５００を
図９のような構成することで、ページ単位でなく、ひと
つのページ内で画素の大きさを２種類に使い分けること
ができる。

【００５１】図９は図５の構成とセレクタ５０４とセレ
クタ５０７への選択信号の与え方が異なっている。図５
では、ＣＰＵ１０３から書き込まれた値をラッチ５０５
に保持し、それを選択信号としていたが、図９の構成で
は、区間信号制御回路９０６から選択信号が出力され
る。区間信号制御回路９０６では次のように信号が処理
される。

【００５２】ＣＰＵ１０３は、フレームメモリ３０６か
らビデオ信号制御部５００への画像データの転送が始ま
る前、或は転送中に、ラッチ９０１とラッチ９０３とに
各々選択信号を書き込む。このとき書き込むデータの意
味は、実施例２と同じものである。ラッチ９０１とラッ
チ９０３とに書き込まれたデータは、主走査同期信号に
同期してラッチ９０２と９０４とに各々書き込まれる。
すなわち、ラッチ９０２と９０４の値は、１ラインごと
に更新される。ラッチ９０２と９０４の値は、セレクタ
９０５の入力Ａと入力Ｂとにそれぞれ入力される。セレ
クタ９０５は、入力Ａか入力Ｂかのいずれかを、区間信
号にしたがって選択して出力する。この信号がセレクタ
５０４とセレクタ５０７の選択信号となる。

【００５３】このように構成すれば、区間信号を１ライ
ンの間に変えることで、出力するビデオ信号のデューテ
ィ比を１ページの中で２種類選ぶことができ、画素の大
きさを変えることができる。また、ＣＰＵ１０３がライ
ンごとにラッチ９０１・９０３の値を書き換えれば、１
ラインごとに２種類の画素の大きさの指定それぞれを変
えることができる。

【００５４】なお、第２・３の実施例とも、レーザビー
ムプリンタを例として説明しているが、これに限ったも
のではなく、インクジェット方式、ドット記録方式であ
れば適用できる。

【００５５】

【発明の効果】以上説明したように、本発明の画像処理
装置は、増設用のメモリ基板を変更しても、それに柔軟
に対応することができる。

【００５６】また、本発明の画像処理装置は、出力する
画像の画素の大きさを簡単に調整することができる。

【図面の簡単な説明】

【図１】第１実施例のＲＡＭボードの図である。

【図２】電圧値（デジタル値）−ＲＡＭ容量のグラフで
ある。

【図３】第１実施例に於けるプリンタ制御ユニットのブ
ロック図である。

【図４】第１実施例に於けるプリンタ制御ユニットのＲ
ＡＭ容量判定の流れ図である。

【図５】第２実施例のビデオ信号制御部のブロック図で
ある。

【図６】波形整形回路の入出力信号のタイミングチャー
トである。

【図７】セレクタ５０７の出力信号のタイミングチャー
トである。

【図８】第２実施例に於けるプリンタ制御ユニットのブ
ロック図である。

【図９】第３実施例のビデオ信号制御部のブロック図で
ある。

【図１０】実施例のプリンタの断面図である。

【符号の説明】

１０１…メインＲＡＭボード、１０２…メインボード、１０３…ＣＰＵ、１０４、１０５…サブＲＡＭボード、１０６、１１１、１１２…コネクタ、１０７〜１１０…抵抗、３０１…入力Ｉ／Ｆ部、３０３…出力Ｉ／Ｆ部、３０４…ページバッファ、３０５…ワークバッファ、３０６…フレームメモリ、３０７…ファームメモリ、３０８…フォントメモリ、３０９…ＤＭＡＣ、３１０…ＲＡＭ部、３１１…ＲＯＭ部、５０１、５０５、５０６…ラッチ、５０２…カウンタ、５０３…波形整形回路、５０４、５０７…セレクタである。

Claims

【特許請求の範囲】

【請求項１】記憶素子を増設して記憶容量を増大する
ことができる画像処理装置であって、増設する記憶容量に対応したレベルの電圧を出力する出
力手段と、電圧レベルを検出する検出手段と、前記検出手段により検出した電圧レベルに基づいて、増
設された記憶容量を判定する判定手段と、を備えること
を特徴とする画像処理装置。
【請求項２】前記出力手段は、増設する記憶容量に線
形に対応した抵抗値の抵抗器を並列接続したに相当する
合成抵抗値による電圧降下に基づいたレベルの電圧を出
力することを特徴とする請求項１記載の画像処理装置。
【請求項３】前記検出手段は、電圧レベルをアナログ
−デジタル変換することを特徴とする請求項１記載の画
像処理装置。
【請求項４】前記判定手段は、検出した電圧レベル
を、増設された記憶容量に線形に対応した抵抗値の抵抗
器を並列接続したに相当する合成抵抗値による電圧降下
に基づくものとして、増設された記憶容量を判定するこ
とを特徴とする請求項２記載の画像処理装置。
【請求項５】ドットイメージデータをクロック信号に
同期した矩形信号として出力する画像処理装置であっ
て、前記矩形信号の位相をずらすシフト手段と、前記変位相手段により位相のずれた矩形信号と、その元
となる矩形信号とに基づいて、前記矩形信号のデューテ
ィ比を変えるデューティ比変更手段と、を備えることを
特徴とする画像処理装置。
【請求項６】前記シフト手段は、前記クロック信号と
同一周波数かつ位相のずれた信号を生成し、該信号をク
ロック信号として前記矩形信号をラッチして前記矩形派
の位相をずらすことを特徴とする請求項５記載の画像処
理装置。
【請求項７】前記デューティ比変更手段は、前記矩形
信号と前記シフト手段により前記矩形信号の位相をずら
して得られた信号との論理演算によりデューティ比を変
更することを特徴とする請求項５記載の画像処理装置。
【請求項８】前記シフト手段によりずらされる位相の
量を選択する選択手段を更に備えることを特徴とする請
求項５記載の画像処理装置。
【請求項９】前記選択手段は、１ページ分のドットイ
メージデータを出力している間に、ドット単位でずらす
位相の量を選択できることを特徴とする請求項８記載の
画像処理装置。