JPH05282392A - 回路差分変更方式とその装置 - Google Patents
回路差分変更方式とその装置Info
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- JPH05282392A JPH05282392A JP4074952A JP7495292A JPH05282392A JP H05282392 A JPH05282392 A JP H05282392A JP 4074952 A JP4074952 A JP 4074952A JP 7495292 A JP7495292 A JP 7495292A JP H05282392 A JPH05282392 A JP H05282392A
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- 238000010586 diagram Methods 0.000 claims abstract description 119
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 11
- 239000000284 extract Substances 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 16
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000003786 synthesis reaction Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 101100113690 Homo sapiens CLK1 gene Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】
【目的】電子回路を表現する機能図から論理合成された
回路図に対して変更が施された場合に、その変更部分を
論理的な一致性を損なうことなく機能図に自動的に盛込
む。 【構成】論理合成部５は機能図から回路図を論理合成す
る際に機能図と回路図の素子対応情報３３と信号対応情
報３４を生成する。差分抽出部４１は合成された回路図
に対し人手で修正された部分を自動抽出し、変更範囲拡
大部４２は抽出された差分回路を元の機能図に対応づけ
ができる範囲まで拡大する。機能図変更部４３は変更範
囲拡大部４２により拡大された変更範囲を素子対応情報
３３を用いて機能図の対応部分に置換する。
回路図に対して変更が施された場合に、その変更部分を
論理的な一致性を損なうことなく機能図に自動的に盛込
む。 【構成】論理合成部５は機能図から回路図を論理合成す
る際に機能図と回路図の素子対応情報３３と信号対応情
報３４を生成する。差分抽出部４１は合成された回路図
に対し人手で修正された部分を自動抽出し、変更範囲拡
大部４２は抽出された差分回路を元の機能図に対応づけ
ができる範囲まで拡大する。機能図変更部４３は変更範
囲拡大部４２により拡大された変更範囲を素子対応情報
３３を用いて機能図の対応部分に置換する。
Description
【０００１】
【産業上の利用分野】本発明は電子回路または電子装置
の設計自動化のための論理装置の回路差分変更方式とそ
の装置に関し、特に回路図の変更情報を回路図の高位レ
ベルの記述である機能図に自動的に盛込む回路差分変更
方式とその装置に関する。
の設計自動化のための論理装置の回路差分変更方式とそ
の装置に関し、特に回路図の変更情報を回路図の高位レ
ベルの記述である機能図に自動的に盛込む回路差分変更
方式とその装置に関する。
【０００２】
【従来の技術】従来、この種の回路差分変更方式は、回
路の変更を回路図レベルで施した場合には回路図の差分
情報を自動抽出できるものの、回路の変更情報を設計者
が人手で盛込んで機能図を修正する方式となっていた。
従って回路図の変更情報を回路図の高位レベルの機能図
に自動的に盛込む回路差分変更装置は無かった。
路の変更を回路図レベルで施した場合には回路図の差分
情報を自動抽出できるものの、回路の変更情報を設計者
が人手で盛込んで機能図を修正する方式となっていた。
従って回路図の変更情報を回路図の高位レベルの機能図
に自動的に盛込む回路差分変更装置は無かった。
【０００３】
【発明が解決しようとする課題】上述した従来の回路差
分変更方式では、設計者の手により回路の変更部分につ
いて変更前の回路図データと変更後の回路図データを論
理的に比較することにより、両者の差分データとして自
動抽出することはできるが、回路図と機能図の記述レベ
ルが異なるため差分を機能図レベルで対応できないとい
う欠点がある。
分変更方式では、設計者の手により回路の変更部分につ
いて変更前の回路図データと変更後の回路図データを論
理的に比較することにより、両者の差分データとして自
動抽出することはできるが、回路図と機能図の記述レベ
ルが異なるため差分を機能図レベルで対応できないとい
う欠点がある。
【０００４】従って、回路図と機能図を論理的に一致さ
せるためには、回路図の修正内容を機能図レベルでも人
手で修正する必要があり、設計ミスの混入の原因となり
回路の品質低下を招くという問題点がある。特に論理合
成を用いた設計方式の場合には、上位の機能図レベルの
品質の低下は大きな問題となる。
せるためには、回路図の修正内容を機能図レベルでも人
手で修正する必要があり、設計ミスの混入の原因となり
回路の品質低下を招くという問題点がある。特に論理合
成を用いた設計方式の場合には、上位の機能図レベルの
品質の低下は大きな問題となる。
【０００５】
【課題を解決するための手段】本発明の回路差分変更方
式は、電子回路を表現する回路図の変更部分を回路図か
ら回路記述レベルの抽象度が高い機能図に盛込む回路差
分変更方式において、前記機能図から前記回路図を論理
合成する際に合成された回路図データに前記回路図中の
素子及び信号名と元の前記機能図中の素子及び信号名の
対応情報を付加して生成し、この合成された回路図に対
し人手で修正された変更部分を自動抽出して前記生成し
た素子及び信号名の対応情報を用いて差分として抽出さ
れた部分回路を前記機能図と対応付けができる範囲まで
拡大し前記機能図に回路図レベルでの変更を盛込むこと
を特徴とする。
式は、電子回路を表現する回路図の変更部分を回路図か
ら回路記述レベルの抽象度が高い機能図に盛込む回路差
分変更方式において、前記機能図から前記回路図を論理
合成する際に合成された回路図データに前記回路図中の
素子及び信号名と元の前記機能図中の素子及び信号名の
対応情報を付加して生成し、この合成された回路図に対
し人手で修正された変更部分を自動抽出して前記生成し
た素子及び信号名の対応情報を用いて差分として抽出さ
れた部分回路を前記機能図と対応付けができる範囲まで
拡大し前記機能図に回路図レベルでの変更を盛込むこと
を特徴とする。
【０００６】また、本発明の回路差分変更装置は、電子
回路を表現する回路図の変更部分を回路図から回路記述
レベルの抽象度が高い機能図に盛込む回路差分変更装置
であって、人手により変更された前記回路図の変更部分
を機能図レベルで対応づけるための対応情報を生成する
論理合成手段と、前記変更部分を差分として自動抽出す
る差分抽出手段と、前記差分を前記機能図に対応づける
ために変更範囲を拡大する変更範囲拡大手段と、前記変
更範囲を前記機能図上で修正する機能図変更手段とを備
えている。
回路を表現する回路図の変更部分を回路図から回路記述
レベルの抽象度が高い機能図に盛込む回路差分変更装置
であって、人手により変更された前記回路図の変更部分
を機能図レベルで対応づけるための対応情報を生成する
論理合成手段と、前記変更部分を差分として自動抽出す
る差分抽出手段と、前記差分を前記機能図に対応づける
ために変更範囲を拡大する変更範囲拡大手段と、前記変
更範囲を前記機能図上で修正する機能図変更手段とを備
えている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
る。図１は本発明の一実施例を示すブロック図である。
【０００８】本実施例は図１に示すように演算処理装置
２に接続された入力装置１，出力装置６，データ記憶装
置３，回路差分変更装置４および論理合成部５とから成
る。データ記憶装置３には機能図データ３１，回路図デ
ータ３２，素子対応情報３３，信号対応情報３４を格納
する。回路差分変更装置４は回路図の変更部分を差分と
して自動抽出する差分抽出部４１と、差分を機能図に対
応づけるために変更範囲を拡大する変更範囲拡大部４２
と、変更範囲を機能図上で修正する機能図変更部４３と
を備えている。
２に接続された入力装置１，出力装置６，データ記憶装
置３，回路差分変更装置４および論理合成部５とから成
る。データ記憶装置３には機能図データ３１，回路図デ
ータ３２，素子対応情報３３，信号対応情報３４を格納
する。回路差分変更装置４は回路図の変更部分を差分と
して自動抽出する差分抽出部４１と、差分を機能図に対
応づけるために変更範囲を拡大する変更範囲拡大部４２
と、変更範囲を機能図上で修正する機能図変更部４３と
を備えている。
【０００９】論理合成部５は入力装置１により入力され
た機能図データ３１から回路図データ３２，素子対応情
報３３，信号対応情報３４を生成してデータ記憶装置３
に記憶する。次に入力装置１により回路図データ３２に
対し変更を加えると、回路差分変更装置４は機能図デー
タ３１に対し回路データ３２の変更内容を盛込む。
た機能図データ３１から回路図データ３２，素子対応情
報３３，信号対応情報３４を生成してデータ記憶装置３
に記憶する。次に入力装置１により回路図データ３２に
対し変更を加えると、回路差分変更装置４は機能図デー
タ３１に対し回路データ３２の変更内容を盛込む。
【００１０】次に、図２を参照して論理合成部の機能に
ついて説明する。図２は図１における論理合成部の処理
動作を説明するための図である。
ついて説明する。図２は図１における論理合成部の処理
動作を説明するための図である。
【００１１】図２において論理合成部５は機能図Ａのク
ロック信号を中心とした回路から回路図Ａを合成する。
機能図Ａのクロック信号ＣＬＫは電気的なファンアウト
条件の制約により合成された回路図Ａ上では素子ｅ１，
ｅ２を含む３つの信号ＣＬＫ，ＣＬＫ１，ＣＬＫ２によ
り構成される。論理合成の過程で機能図Ａと回路図Ａの
各素子，各信号の対応関係を示す情報である素子対応情
報３３と信号名対応情報３４とを生成する。素子対応情
報３３では、例えば回路図Ａ中の素子ａ１，ａ２は機能
図Ａ上の素子Ａに対応することを示している。信号名対
応情報３４では回路図Ａ上のＣＬＫ，ＣＬＫ１，ＣＬＫ
２は機能図Ａ上のＣＬＫの信号に対応づけられることを
示している。
ロック信号を中心とした回路から回路図Ａを合成する。
機能図Ａのクロック信号ＣＬＫは電気的なファンアウト
条件の制約により合成された回路図Ａ上では素子ｅ１，
ｅ２を含む３つの信号ＣＬＫ，ＣＬＫ１，ＣＬＫ２によ
り構成される。論理合成の過程で機能図Ａと回路図Ａの
各素子，各信号の対応関係を示す情報である素子対応情
報３３と信号名対応情報３４とを生成する。素子対応情
報３３では、例えば回路図Ａ中の素子ａ１，ａ２は機能
図Ａ上の素子Ａに対応することを示している。信号名対
応情報３４では回路図Ａ上のＣＬＫ，ＣＬＫ１，ＣＬＫ
２は機能図Ａ上のＣＬＫの信号に対応づけられることを
示している。
【００１２】次に、回路差分変更装置の機能について図
３，図４を参照して説明する。図３，図４は図１におけ
る回路差分変更装置の機能を説明するための図，処理の
流れを示すフロー図である。
３，図４を参照して説明する。図３，図４は図１におけ
る回路差分変更装置の機能を説明するための図，処理の
流れを示すフロー図である。
【００１３】機能図Ａから論理合成部５により合成され
た回路図Ａを接続関係を変更するという回路図修正をし
た場合に回路図Ａ′への変更を機能図Ａに自動的に盛込
む場合について説明する。
た回路図Ａを接続関係を変更するという回路図修正をし
た場合に回路図Ａ′への変更を機能図Ａに自動的に盛込
む場合について説明する。
【００１４】差分抽出部４１は従来方式と同様に回路網
のパターンマッチングにより回路図Ａと回路図Ａ′の差
分を抽出する。この例では素子ｃへの入力信号がＣＬＫ
１からＣＬＫ２に変更されたことが抽出される。次に信
号ＣＬＫ２に関する変更をこのままでは機能図Ａと直接
対応づけができないので、機能図Ａと対応づけるため変
更範囲拡大部４２は回路図上の変更範囲を拡大する。こ
の際に信号対応情報３４を用いて変更された信号名ＣＬ
Ｋ２に対応する機能図Ａ上の信号名がＣＬＫであること
を調べ、信号ＣＬＫは回路図上ではＣＬＫ，ＣＬＫ１，
ＣＬＫ２の３信号により構成されることが分かる。これ
により変更範囲としてＣＬＫ，ＣＬＫ１，ＣＬＫ２の信
号を含む部分回路まで範囲が拡大されたことになる。
のパターンマッチングにより回路図Ａと回路図Ａ′の差
分を抽出する。この例では素子ｃへの入力信号がＣＬＫ
１からＣＬＫ２に変更されたことが抽出される。次に信
号ＣＬＫ２に関する変更をこのままでは機能図Ａと直接
対応づけができないので、機能図Ａと対応づけるため変
更範囲拡大部４２は回路図上の変更範囲を拡大する。こ
の際に信号対応情報３４を用いて変更された信号名ＣＬ
Ｋ２に対応する機能図Ａ上の信号名がＣＬＫであること
を調べ、信号ＣＬＫは回路図上ではＣＬＫ，ＣＬＫ１，
ＣＬＫ２の３信号により構成されることが分かる。これ
により変更範囲としてＣＬＫ，ＣＬＫ１，ＣＬＫ２の信
号を含む部分回路まで範囲が拡大されたことになる。
【００１５】次に機能図変更部４３は変更範囲Ｘが機能
図Ａ上のどの部分に対応するかを調べる。この際に素子
対応情報３３を用いて変更範囲Ｘとして得られた回路図
Ａ′中の素子ａ１，ａ２，ｂ，ｃ，ｄ，ｅ１，ｅ２が機
能図Ａ中のＡ，Ｂ，Ｃ，Ｄに各々対応することが分か
る。そこで信号ＣＬＫ１は素子Ａ，Ｂに、信号ＣＬＫ２
は素子Ｃ，Ｄに接続することが分かり、変更範囲Ｘを機
能図Ａ中の信号ＣＬＫに置換することで機能図Ａを変更
し、機能図Ａ′を得る。
図Ａ上のどの部分に対応するかを調べる。この際に素子
対応情報３３を用いて変更範囲Ｘとして得られた回路図
Ａ′中の素子ａ１，ａ２，ｂ，ｃ，ｄ，ｅ１，ｅ２が機
能図Ａ中のＡ，Ｂ，Ｃ，Ｄに各々対応することが分か
る。そこで信号ＣＬＫ１は素子Ａ，Ｂに、信号ＣＬＫ２
は素子Ｃ，Ｄに接続することが分かり、変更範囲Ｘを機
能図Ａ中の信号ＣＬＫに置換することで機能図Ａを変更
し、機能図Ａ′を得る。
【００１６】
【発明の効果】以上説明したように本発明は、論理合成
手段により出力された回路図を修正した場合に素子及び
信号の対応情報を利用し、修正した部分を誤りなく機能
図に自動的に盛込むことができるようにしたので、回路
図と機能図の論理の一致性を常に保つことが可能とな
り、電子回路の設計品質を向上できるという効果を有す
る。
手段により出力された回路図を修正した場合に素子及び
信号の対応情報を利用し、修正した部分を誤りなく機能
図に自動的に盛込むことができるようにしたので、回路
図と機能図の論理の一致性を常に保つことが可能とな
り、電子回路の設計品質を向上できるという効果を有す
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１における論理合成部の処理動作を説明する
ための図である。
ための図である。
【図３】図１における回路差分変更装置の機能を説明す
るための図である。
るための図である。
【図４】図１における回路差分変更装置の処理の流れを
示すフロー図である。
示すフロー図である。
１ 入力装置 ２ 演算処理部 ３ データ記憶装置 ４ 回路差分変更装置 ５ 論理合成部 ３１ 機能図データ ３２ 回路図データ ３３ 素子対応情報 ３４ 信号対応情報 ４１ 差分抽出部 ４２ 変更範囲拡大部 ４３ 機能図変更部
Claims (2)
- 【請求項１】 電子回路を表現する回路図の変更部分を
回路図から回路記述レベルの抽象度が高い機能図に盛込
む回路差分変更方式において、前記機能図から前記回路
図を論理合成する際に合成された回路図データに前記回
路図中の素子及び信号名と元の前記機能図中の素子及び
信号名の対応情報を付加して生成し、この合成された回
路図に対し人手で修正された変更部分を自動抽出して前
記生成した素子及び信号名の対応情報を用いて差分とし
て抽出された部分回路を前記機能図と対応付けができる
範囲まで拡大し前記機能図に回路図レベルでの変更を盛
込むことを特徴とする回路差分変更方式。 - 【請求項２】 電子回路を表現する回路図の変更部分を
回路図から回路記述レベルの抽象度が高い機能図に盛込
む回路差分変更装置であって、人手により変更された前
記回路図の変更部分を機能図レベルで対応づけるための
対応情報を生成する論理合成手段と、前記変更部分を差
分として自動抽出する差分抽出手段と、前記差分を前記
機能図に対応づけるために変更範囲を拡大する変更範囲
拡大手段と、前記変更範囲を前記機能図上で修正する機
能図変更手段とを備えることを特徴とする回路差分変更
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074952A JPH05282392A (ja) | 1992-03-31 | 1992-03-31 | 回路差分変更方式とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074952A JPH05282392A (ja) | 1992-03-31 | 1992-03-31 | 回路差分変更方式とその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282392A true JPH05282392A (ja) | 1993-10-29 |
Family
ID=13562176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074952A Withdrawn JPH05282392A (ja) | 1992-03-31 | 1992-03-31 | 回路差分変更方式とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282392A (ja) |
-
1992
- 1992-03-31 JP JP4074952A patent/JPH05282392A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |